CLKl以产生延迟的第一频率信号PCLKl0亦即，时间延迟元件502的输出(亦即延迟的第一频率信号PCLK1)具有类似于第一频率信号PCLKl的波形，但被延迟了例如大约2ns。第一频率信号PCLKl及延迟的第一频率信号PCLKl两者被输入至一逻辑电路503以产生第一升压来源信号BSTl及第一 EQ信号EQ1。在某些实施例中，如图5所示，逻辑电路503包括一 AND栅504、一 OR栅506以及一 EQ产生元件508。具体而言，延迟的第一频率信号PCLKl是与第一频率信号PCLKl —起输入至AND栅504以产生第一升压来源信号BSTl。同样地，延迟的第一频率信号PCLKl亦与第一频率信号PCLKl —起输入至OR栅506以产生第一 EQ输入信号EQINl，第一 EQ输入信号EQINl接着输入至EQ产生元件508以产生第一 EQ信号EQl。
[0077]图6绘示第一频率信号PCLK1、延迟的第一频率信号PCLK1、第一升压来源信号BSTl及第一 EQ输入信号EQINl的例示波形，每一个信号皆在一高电平与一低电平之间转变。从图6可看出，在一个周期之内，第一升压来源信号BSTl的上升边缘与延迟的第一频率信号PCLKl的上升边缘一致。亦即，当延迟的第一频率信号PCLKl从一低电平上升至一高电平时，第一升压来源信号BSTl于大约相同的时间从一低电平上升至一高电平。第一升压来源信号BSTl的下降边缘与第一频率信号PCLKl的下降边缘一致。亦即，当第一频率信号PCLKl从一高电平降至一低电平时，第一升压来源信号BSTl于大约相同的时间从高电平降至低电平。又，第一 EQ输入信号EQINl的上升边缘与第一频率信号PCLKl的上升边缘一致，而第一 EQ输入信号EQINl的下降边缘与延迟的第一频率信号PCLKl的下降边缘一致。亦即，第一 EQ输入信号EQINl在第一升压来源信号BSTl上升之前上升并在第一升压来源信号BSTl下降之后下降。吾人可注意到，由于系统延迟，彼此一致的两个边缘并未意指它们于刚好相同的时间上升或下降。举例而言，第一升压来源信号BSTl的上升边缘可略在延迟的第一频率信号PCLKl的上升边缘的后方，这种延迟通常小于由时间延迟元件502所造成的刻意延迟。
[0078]图7绘示依据本发明实施例的一例示的EQ产生元件508。EQ产生元件508包括一第一电路分支702、一第二电路分支704以及一第三电路分支706，用以产生第一 EQ信号EQl的波形的不同部分，第一 EQ信号EQl是从EQ输出端子708输出。如图7所不，第一电路分支702与第二电路分支704是连接于电源轨302与EQ输出端子708之间，而第三电路分支706是连接于接地端304与EQ输出端子708之间。
[0079]在图7所示的例子中，EQ产生元件508包括一反相器710以及由不同信号所控制的晶体管M71-M77。在图7中，晶体管M71、M74、M75及M76为p-MOS，而晶体管M72、M73及M77为n-MOS。第一电路分支702包括晶体管M71。第二电路分支704包括晶体管M74、M75及M76。第三电路分支706包括晶体管M72、M73及M77。
[0080]依据本发明的实施例，EQ产生元件508是用于在低Vdd操作条件(例如大约1.65V至大约2V)与高Vdd操作条件(例如大约2.7V至大约3.6V)两操作条件之下工作。在图7所示的例子中，晶体管M72及M76是由一电源控制信号PWCTL所控制，其在低Vdd操作条件下的操作期间保持晶体管M72导通而晶体管M76不导通，而在高Vdd操作条件下的操作期间保持晶体管M72不导通而晶体管M76导通。亦即，当EQ产生元件508是在低Vdd操作条件下工作时，第二电路分支704被切断，从而并未对第一 EQ信号EQl的产生造成影响。当EQ产生元件508是在高Vdd操作条件下工作时，第二电路分支704接入(kicks in)而对第一EQ信号EQl的产生造成影响。
[0081]图8A绘示当图7所示的例示的EQ产生元件508在低Vdd操作条件下操作时的第一 EQ输入信号EQINl、电源控制信号PWCTL及第一 EQ信号EQl的波形。虽然第8A图并未显不第一信号PBl的波形(即反相器710的输出)，但熟习本项技艺者可知第一信号PBl仅为第一 EQ输入信号EQINl的反相信号。于此例子，电源控制信号PWCTL被设定到高电平以保持晶体管M72导通而晶体管M76不导通。如图8A所示，在低Vdd操作条件下，第一 EQ信号EQl具有EQ高电平或EQ低电平的电平，其电平与第一 EQ输入信号EQINl的高电平及低电平相同。依据本发明的实施例，EQ高电平大约等于VDD，而EQ低电平大约等于0V。
[0082]当EQ产生元件508在高Vdd操作条件下操作时，如图8B所示，电源控制信号PWCTL被设定到低电平，用以保持晶体管M72不导通而晶体管M76导通。依据本发明的实施例，第二电路分支704中的晶体管M74是由一参考电压Vref所控制，使得晶体管M74保持在一局部导通状态，而存在一压降Vshake(例如大约2V)横跨晶体管M74的漏极及源极。因此，当晶体管M75导通时，施加至EQ输出端子的电压并非是大约Vdd的电压，而是大约Vdd-Vsme的电压。亦即，由参考电压所控制的晶体管M74是作为电压箝位元件，将由EQ输出端子所输出的电压箝位于EQ箝位电平
Vclamp， 大约等于V
DD-^shaeeo
[0083]在某些实施例中，可使用其他电子元件作为电压箝位元件而不是vMf控制的晶体管M74。举例而言，耦接至二极管的FET，或是去耦电容器，亦可被使用作为电压箝位元件。使用耦接至二极管的FET可减少升压电路100的面积，其是因为不需以电路产生参考电压
Vref0
[0084]如上所述，在高Vdd操作期间，电源控制信号PWCTL被设定到低电平，使晶体管M72在这个操作期间不导通，相当于第三电路分支706并不包括晶体管M72而只包括晶体管M73及M77。从图7可看出，第三电路分支706中的晶体管M77以及第二电路分支704中的晶体管M75两者是由相同的第二信号PB2(即第二EQ输入信号EQIN2的反相信号)所控制。因为晶体管M75及M77属于相反类型(在图7所示的例子中，一个为p_M0S而另一个为n_M0S)，所以它们依序地被导通以及不导通。亦即，当晶体管M75导通时，晶体管M77不导通，而反之亦然。同样地，晶体管M71及M73亦属于相反类型且系由相同的第一信号PBl (即第一 EQ输入信号EQINl的反相信号)所控制，从而依序地导通以及不导通。亦即，当晶体管M71导通时，晶体管M73不导通，而反之亦然。这种机制确保在高Vdd操作期间，第一电路分支702、第二电路分支704及第三电路分支706依序输出至EQ输出端子708，以产生第一 EQ信号EQl的电平依序为EQ高电平(大约VDD)、EQ箝位电平(大约
Vdd_Vshare )及EQ低电平(大约
0V)。
[0085]图SB绘示当图7所示的例示的EQ产生元件508在高Vdd操作条件下工作时的第一 EQ输入信号EQINl、第二信号PB2、电源控制信号PWCTL及第一 EQ信号EQl的例示波形。依据本发明的实施例，第二信号PB2为类似于第一信号PBl的波形，是由时序及电压控制区块104的另一区段而产生。亦即，第二信号PB2实质上是第二 EQ输入信号EQIN2的反相信号。图8A及图SB亦分别显示第二 EQ信号EQ2在低Vdd操作期间与高Vdd操作期间的波形以作为比较用。
[0086]如以上所讨论的波形(亦即，第一升压来源信号BSTl、第二升压来源信号BST2、第一 EQ信号EQl以及第二 EQ信号EQ2)是如图3所示地输入至电压升压区块106，用以产生第一升压频率信号CKl与第二升压频率信号CK2。图9A及图9B分别绘示在低Vdd与高Vdd操作期间的第一 EQ信号EQ1、第二 EQ信号EQ2、第一升压来源信号BST1、第二升压来源信号BST2、第一升压信号BTl、第二升压信号BT2、第一升压频率信号CKl及第二升压频率信号CK2的例示波形。当第一升压信号B