Tl位于升压高电平Vbmbt时，第一升压频率信号CKl亦位于升压高频率电平Vbtost-CK,其大约等于升压高电平VBTOST。实际上，由于譬如晶体管M33的寄生电阻及电容，位于第一升压频率信号CKl的升压高频率电平Vbmbt-CK可能低于位于第一升压信号BTl的升压高电平V_ST。同样地，当第二升压信号BT2位于升压高电平Vbtost时，第二升压频率信号CK2亦位于升压高频率电平V_ST-CK，其大约等于升压高电平VBTOST。实际上，由于譬如晶体管M34的寄生电阻及电容，位于第二升压频率信号CK2的升压高频率电平Vbobt-CK可能低于位于第二升压信号BT2的升压高电平VBTOST。
[0087]从图9B可看出，在高Vdd操作期间，第二 EQ信号EQ2位于EQ箝位电平Vclamp的时间周期，是涵盖(encompass)第一升压频率信号CKl位于升压高频率电平Vbtost-CK的时间周期。同样地，第一 EQ信号EQl位于EQ箝位电平VaAMP的时间周期，是涵盖第二升压频率信号CK2位于升压高频率电平Vbmbt-CK的时间周期。亦即，每当输出升压信号位于可导致开关元件(即图3所示的例子中的开关晶体管)崩溃的升压高频率电平时，一个等于EQ箝位电平VaAMP的电压就被施加至开关晶体管的栅极，如此能减少开关晶体管在栅极与源极之间的压降，藉以避免开关晶体管崩溃。依据本发明的实施例，EQ箝位电平VaAMP可通过控制横跨一电压箝位元件(例如图7所示的晶体管Μ74)的压降Vshake而控制。横跨晶体管Μ74的压降Vs_可通过控制参考电压VMf而控制。
[0088]为了简化图示，本发明的附图所示的每个波形的每个边缘是被描绘成一条笔直的垂直线。吾人可注意到，由于例如寄生RC电路、栅延迟或频率计数器控制的延迟所导致的延迟，边缘无法是笔直的垂直线，而可能是弯折、弯曲或倾斜的线。此外，在本发明中，假设电压升压区块106是对称的，因此来自电压升压区块106的左半部与右半部的输出是类似于彼此，除了它们各自的相位不同。举例而言，如图9A及图9B所示，第一升压信号BTl及第二升压信号BT2的波形除了它们各自的相位以外是彼此相同的，第一升压频率信号CKl及第二升压频率信号CK2除了它们各自的相位以外是彼此相同的。然而实际上，由于在升压电路100中，标示相同的电子元件之间存在差异，来自电压升压区块106的左半部与右半部的输出可能是彼此相异的。举例而言，第一升压信号BTl的升压高电平可能不同于位于第二升压信号BT2的升压高电平，而第一升压频率信号CKl的升压高频率电平可能不同于第二升压频率信号CK2的升压高频率电平。
[0089]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种升压电路，包括: 一电源轨，用以提供一供应电压； 一开关晶体管，控制一升压信号的输出，该开关晶体管具有一栅极；以及一时序及电压控制电路，用以产生一等化(Equalizat1n, EQ)信号,该EQ信号被施加至该开关晶体管的该栅极，该EQ信号具有一电平，该电平为一 EQ高电平、一 EQ低电平以及一 EQ箝位电平的其中一个，该EQ低电平低于该EQ高电平，该EQ箝位电平介于该EQ低电平与该EQ高电平之间。
2.根据权利要求1所述的升压电路， 其中该升压信号于一第一时间周期期间具有一升压高电平，于一第二时间周期期间具有一低电平； 其中该时序及电压控制电路包括: 一第一电路分支，连接于该电源轨与一输出端子之间，该输出端子耦接至该开关晶体管的该栅极，该第一电路分支是用以在一第三时间周期期间，产生该EQ高电平至该输出端子; 一第二电路分支，连接于该电源轨与该输出端子之间，该第二电路分支是用以在一第四时间周期期间，产生该EQ箝位电平至该输出端子；以及 一第三电路分支，连接于一接地端与该输出端子之间，该第三电路分支是用以在一第五时间周期期间，产生该EQ低电平至该输出端子； 其中，该开关晶体管在该EQ信号位于该EQ高电平时不导通，而在该EQ信号位于该EQ低电平或该EQ箝位电平时导通，且 其中，该第四时间周期涵盖该第一时间周期。
3.根据权利要求2所述的升压电路，其中: 该第一电路分支包括一晶体管，该晶体管在该第三时间周期期间导通，使得该输出端子电性耦接至该电源轨，且 该EQ高电平等于该供应电压。
4.根据权利要求2所述的升压电路，其中: 该第二电路分支包括: 一晶体管，该晶体管在该第四时间周期期间导通；以及 一电压箝位元件，电性耦接至该晶体管，该电压箝位元件将该输出端子输出的电压箝位至该EQ箝位电平，且 该EQ箝位电平低于该供应电压。
5.根据权利要求4所述的升压电路，其中: 该晶体管为一第一晶体管，且 该电压箝位元件包括由一参考电压所控制的一第二晶体管，以使该第二晶体管局部导通，且横跨该第二晶体管的一压降是高到足以使得该输出端子输出的电压被箝位于该EQ箝位电平。
6.根据权利要求1所述的升压电路，更包括一放电路径，电性耦接在该开关晶体管及一接地端之间，该放电路径包括: 一放电晶体管，电性耦接至该接地端，该放电晶体管被导通以将该升压信号拉至一低电平；以及 一低阈值晶体管，电性耦接在该放电晶体管与该开关晶体管之间，该低阈值晶体管的一栅极被电性耦接至该电源轨。
7.根据权利要求1所述的升压电路，其中: 该升压信号是一第一升压信号，该第一升压信号在一第一时间周期期间具有一第一升压高电平，在一第二时间周期期间具有一第一低电平，该第一升压高电平高于该开关晶体管的一崩溃电压，且 该开关晶体管更用以控制一第二升压信号的输出，该第二升压信号由该开关晶体管的源极输出，该第二升压信号在一第三时间周期期间具有一第二升压高电平，在一第四时间周期期间具有一第二低电平，该第二升压高电平低于该开关晶体管的该崩溃电压。
8.—种控制升压信号的输出的方法，包括: 产生一具有一电平的一 EQ信号，该电平为一 EQ高电平、一 EQ低电平以及一 EQ箝位电平的其中一个，该EQ低电平低于该EQ高电平，该EQ箝位电平介于该EQ低电平与该EQ高电平之间；以及 施加该EQ信号至一开关晶体管的一栅极，藉以控制该升压信号的输出。
9.根据权利要求8所述的方法，其中: 该升压信号于一第一时间周期期间具有一升压高电平，于一第二时间周期期间具有一低电平， 产生该EQ信号包括: 在一第三时间周期期间产生该EQ高电平， 在一第四时间周期期间产生该EQ箝位电平，及 在一第五时间周期期间产生该EQ低电平， 其中施加该EQ信号至该开关晶体管的该栅极包括: 在该第三时间周期期间施加该EQ高电平至该开关晶体管的该栅极，以使该开关晶体管不导通， 在该第四时间周期期间施加该EQ箝位电平至该开关晶体管的该栅极，以导通该开关晶体管，及 在该第五时间周期期间施加该EQ低电平至该开关晶体管的该栅极，以导通该开关晶体管，且 该第四时间周期涵盖该第一时间周期。
10.根据权利要求8所述的方法，更包括: 产生一升压来源信号，用以被升压以产生该升压信号；以及 产生一 EQ输入信号,用以产生该EQ信号。
【专利摘要】本发明公开了一种升压电路包括：一电源轨，用以提供一供应电压；一开关晶体管，控制一升压信号的输出，升压信号由开关晶体管的源极输出；以及一时序及电压控制电路，用以产生一待被施加至开关晶体管的栅极的等化(EQ)信号。EQ信号具有一电平，此电平为一EQ高电平、一低于EQ高电平的EQ低电平、或一介于EQ低电平与EQ高电平之间的EQ箝位电平。
【IPC分类】H02M1-08, H02M3-155
【公开号】CN104682701
【申请号】CN201310611534
【发明人】胡志廷, 沈欣彰, 刘逸青
【申请人】旺宏电子股份有限公司
【公开日】2015年6月3日
【申请日】2013年11月26日