专利名称：电子音量电路的制作方法
技术领域：
本发明涉及适用于例如音频系统的音量单元(volume)，特别是涉及在要求高品位的用途中使用的电子音量电路。
背景技术：
图1展示现有的电子音量电路。在图1中，多个电阻R1～Rn串联连接在第一端子A和第二端子B之间。多个开关电路SW0～SWn连接在这些第一、第二端子A、B和电阻R1～Rn的连接结点N0～Nn与输出端C之间。这些开关电路SW0～SWn中，利用图中未示出的控制信号选择的一个开关电路被导通后，由该开关电路选择的连接结点的电位被输出给输出端C。
图2表示上述开关电路SW0～SWn的一例。上述开关电路SW0～SWn由并联连接的例如P沟道MOS晶体管(以下称PMOS晶体管)Tr1和N沟道型MOS晶体管(以下称NMOS晶体管)Tr2构成。控制信号CS通过反相电路IV1被供给这些晶体管Tr1的栅极，控制信号CS通过反相电路IV1、IV2被供给这些晶体管Tr2的栅极。
另外，如图3A、B所示，根据用途的不同，有的只用一个PMOS晶体管Tr3、或NMOS晶体管Tr4构成开关电路。
图4A、B表示图3A、B所示的由一个晶体管构成的开关电路的电流电压特性曲线。该特性曲线表示将基准电位Vr供给开关电路的一个端子C，将电源电压VDD供给栅极，使端子Nn的电位从接地电位GND变化到电源电压VDD时Nn-C之间的电流。
图4A是如图3A所示、只用PMOS晶体管构成开关电路时的特性曲线，图4B是如图3B所示、只用NMOS晶体管构成开关电路时的特性曲线。这样，如图4A、B所示，在只用一个PMOS晶体管、或NMOS晶体管构成开关电路的情况下，电流电压特性呈非线性特性而发生弯曲。因此，在音频等要求低斜率的用途中不适合采用该开关电路。
另一方面，图4C表示将图2所示的PMOS晶体管和NMOS晶体管并联连接的开关电路的电流电压特性。在此情况下，如图4C中的虚线所示，从端子C输出的电流是流过PMOS晶体管和NMOS晶体管的电流之和，近似于线性。在要求低斜率的电路中适合于使用该开关电路。
模拟·数字混载的LSI通常在出厂前进行两个阶段的测试。在第一阶段的测试中使用逻辑测试器，在第二阶段的测试中多半使用模拟测试器。逻辑测试器通过测定LSI的直流电压、电流，测试输入输出端的特性。另外，通过输入逻辑测试图形后对照输出信号和期待值，对数字电路进行测试。模拟测试器测定模拟输出信号的振幅、斜率、S/N(信噪比)等，对模拟输出信号的交流特性进行测试。将由上述逻辑测试器进行的测试称为DC测试，将由模拟测试器进行的测试称为AC测试。如果考虑总的测试效率，则最好在初期的测试阶段尽量将次品排除。
可是，在图2所示的开关电路中的一个晶体管由于制造不良而呈断路状态的情况下，呈现图4A、B所示的非线性特性。因此，即使衰减量正常也能引起输出斜率劣化的现象。在开关电路发生短路不良的情况下，衰减量明显地偏离规定值。因此，通过DC测试能容易地检测开关电路的短路不良。
即，在DC测试中，将电位差供给音量单元的电阻的两端，一边使音量单元内的开关依次导通，一边测定输出的直流电位。利用该测定的直流电位，确认是否按照规定设定衰减量，能检测开关电路的短路不良。
可是，通过DC测试，难以可靠地检测开关电路的断路不良。即，在PMOS晶体管和NMOS晶体管两者断路不良的情况下，不能获得本来的衰减量。因此，能检测两个晶体管断路不良。可是，在只有一个晶体管发生断路不良的情况下，能获得与规定的衰减量大致相等的测定结果。因此，在只有一个晶体管发生断路不良的情况下，只测定衰减量不能进行检测。因此，在AC测试中必须排除这样的不良。
AC测试时，通过将正弦波信号供给音量，测定该音量单元的输出信号的斜率，能检测发生断路不良的开关电路。可是，由AC测试进行的斜率测定与DC测试中的电压测定相比，需要较长的时间。因此，希望能利用DC测试将发生断路不良的开关电路排除。
如上所述，在只有一个晶体管发生断路不良的情况下，通过了DC测试。因此，本来在AC测试前作为不良被排除的试样却供给了AC测试，所以测试效率下降。
另一方面，在音频用音量单元等中，衰减量用dB显示，显示间隔设定成呈等阶。由于该dB显示有对数特性，所以衰减量大的范围与衰减量小的范围相比，电阻值的变化率小。因此，在利用DC测试来测定电阻的衰减率的情况下，衰减量大的范围从音量单元的输出端输出的直流电位的变化小。因此，直接测定该输出的直流电位是困难的，需要放大器等测试用外设电路，有测试成本高的问题。
发明概述一种电子音量电路，其特征在于包括多个电阻串联连接的电阻电路；有第一导电型的第一晶体管、以及电流通路与上述第一晶体管并联连接的第二导电型的第二晶体管，且分别连接在上述电阻电路的各连接结点和该电子音量电路的输出端之间的多个开关电路；用来不相容地选择上述多个开关电路中的一个的译码电路；以及测试时选择由上述译码电路选择的开关电路中的上述第一、第二晶体管中的一个的逻辑电路。
附图的简单说明从下面的结合附图的详细描述中，可对本发明的实施方案和上述优点有更完整的理解。
图1是表示现有的电子音量电路之一例的电路图。
图2是表示图1所示的开关电路之一例的电路图。
图3A、B是表示图1所示的开关电路的另一例的电路图。
图4A-C是表示图2、图3所示的开关电路的电流电压特性曲线之一例的图。
图5是表示本发明的第一实施形态之一例的电路图。
图6是表示图5所示的音量单元之一例的电路图。
图7是表示图6所示的音量单元中的开关电路、以及进行构成开关电路的晶体管的工作控制用的逻辑电路之一例的电路图。
图8是表示图5所示的电路工作之一例的逻辑值表。
图9是表示发生图5所示的基准电压的基准电压发生电路之一例的电路图。
图10是表示图5所示的译码器之一例的电路图。
图11是表示本发明的第二实施形态之一例的电路图。
图12是表示图11所示的运算放大器之一例的电路图。
图13是表示音量的电阻值之一例的图。
图14是表示本发明的第三实施形态的音量单元之一例的电路图。
图15是表示本发明的第四实施形态之一例的电路图。
图16是表示图15所示的音量单元之一例的电路图。
图17是表示图15所示的音量单元中的开关电路、以及进行构成开关电路的晶体管的工作控制用的逻辑电路之一例的电路图。
图18是表示图16、图17所示的电路工作之一例的逻辑值表。
图19是表示同步脉冲倒相电路之一例的电路图。
实施发明的具体方式以下，参照
本发明的实施形态。
(第一实施形态)图5表示本发明的电子音量电路的第一实施形态。在图5中，电子音量电路11由放大电路1、音量单元2、电压输出电路3、译码器4构成。上述放大电路1由运算放大器OP1、电阻R21、R22构成。输入信号Sin通过电阻R21被供给运算放大器OP1的反相输入端。基准电压Vref被供给该运算放大器OP1的非反相输入端。该运算放大器OP1的输出端通过电阻R22连接在上述反相输入端上。
另外，上述运算放大器OP1的输出端连接在音量单元2的第一端子A上，该音量单元2的第二端子B连接在外部连接端子T1上。电容器C1连接在该外部连接端子T1和地之间。因此，外部连接端子T1通过电容器C1交流接地。
上述音量单元2的输出端C连接在构成上述电压输出电路3的运算放大器OP2的非反相输入端上。该运算放大器OP2的输出端连接在外部连接端子T2上，同时连接在运算放大器OP2的反相输入端上。
译码器4对表示衰减量的1位的控制输入数据Vcnt进行译码，输出m个控制信号，用来使构成上述音量单元2的多个开关电路中的一个导通。例如在16阶的音量单元的情况下，l＝4，m＝16。
图6表示音量单元2的一例。该音量单元2由串联连接在第一端子A、第二端子B之间的15个电阻R1～R15构成的电阻电路、以及分别连接在第一、第二端子A、B、电阻R1～R15的连接结点和端子C之间的开关电路SW0～SW15构成。利用从译码器4输出的控制信号D0～D15，选择这些开关电路SW0～SW15中的一个。
图7表示开关电路SW0～SW15、以及进行构成开关电路的晶体管的选择工作控制用的逻辑电路的一例。开关电路Swn(n＝0～15)是将PMOS晶体管Tr1和NMOS晶体管Tr2并联连接在电阻电路的连接结点Nn和输出端C之间构成的。输出端C连接在图5所示的运算放大器OP2的非反相输入端上。
由逻辑电路12控制这些由晶体管Tr1、Tr2构成的开关电路SWn。该逻辑电路12例如由“与”电路AN1、AN2、倒相电路IV3、IV4、以及“或”电路OR构成。
从上述译码器4输出的一个选择信号SELn被供给上述“与”电路AN1的一个输入端。选择信号TESTP通过倒相电路IV3被供给该“与”电路AN1的另一个输入端。该选择信号TESTP是测试时选择PMOS晶体管Tr1用的信号。上述“与”电路AN1的输出信号被供给上述NMOS晶体管Tr2的栅极GN，同时被供给“与”电路AN2的一个输入端。选择信号TESTN被供给该“与”电路AN2的另一个输入端。该选择信号TESTN是测试时选择NMOS晶体管Tr2用的信号。该“与”电路AN2的输出信号被供给“或”电路OR的一个输入端。上述选择信号SELn通过倒相电路IV4被供给该“或”电路OR的另一个输入端。该“或”电路OR的输出信号被供给PMOS晶体管Tr1的栅极GP。
通常工作时，n个选择信号SELn中只有不相容选择的一个信号呈高电平，除此以外的选择信号SELn全部呈低电平。另外，选择信号TESTP、TESTN都呈低电平。因此，由选择信号SELn选择的开关电路的PMOS晶体管Tr1的栅极电位呈低电平(接地电位GND)，NMOS晶体管Tr2的栅极电位呈高电平(电源电压VDD)。因此，两个晶体管Tr1、Tr2导通。
另外，未被选择的开关电路的PMOS晶体管的栅极电位呈高电平，NMOS晶体管栅极电压呈低电平，这些晶体管呈断路状态。
另一方面，开关电路测试时，在对PMOS晶体管进行测试时，使选择信号TESTP呈高电平，使选择信号TESTN呈低电平。在该状态下，被控制得除了由选择信号SELn选择的开关电路以外全部呈断路状态，只有被选择的开关电路的PMOS晶体管呈导通状态。就是说，由于选择信号SELn、TESTP、TESIN的作用，PMOS晶体管Tr1、NMOS晶体管Tr2的栅极电位都呈低电平。因此，PMOS晶体管Tr1呈导通状态，NMOS晶体管Tr2呈断路状态。
另外，在对NMOS晶体管进行测试时，使选择信号TESTP呈低电平，使选择信号TESTN呈高电平。在该状态下，被控制得除了由选择信号SELn选择的开关电路以外全部呈断路状态，只有被选择的开关电路的NMOS晶体管呈导通状态。就是说，由于选择信号SELn、TESTP、TESIN的作用，PMOS晶体管Tr1、NMOS晶体管Tr2的栅极电位都呈高电平。因此，PMOS晶体管Tr1呈断路状态，NMOS晶体管Tr2呈导通状态。
这样处理后，通过测定从开关电路输出的信号的电位，检测衰减量的偏移，能个别地对PMOS晶体管Tr1和NMOS晶体管Tr2进行测试。
图8是表示各选择信号SELn、TESTP、TESIN和PMOS晶体管、NMOS晶体管的栅极电位的关系的逻辑值表。将通常工作模式作为模式1、将PMOS晶体管的测试模式作为模式2、将NMOS晶体管的测试模式作为模式3表示。
在实际的测试中，如下设定图5所示的电子音量电路。即，通常工作时，用电容器C1使外部连接端子T1接地。可是，测试时从外部供给任意的电压、例如电源电压VDD。另外，使放大电路1的输入信号Sin的振幅为零，将运算放大器OP1的输出电压固定为基准电压Vref。其结果，电位差VDD-Vref加在音量单元2的两端，从T2输出由音量的控制输入数据Vcnt选择的连接结点的电位。
在该状态下，使选择信号TESTP呈高电平，使TESTN呈低电平，一边使控制输入数据Vcnt全部变化，一边测定外部连接端子T2的电位。
其次，使选择信号TESTP呈低电平，使TESTN呈高电平，一边使控制输入数据Vcnt全部变化，一边测定外部连接端子T2的电位。通过这样测定，能检测构成开关电路的全部晶体管的断路不良、短路不良、以及电阻值的偏移。
图9表示图5所示的生成基准电压Vref的基准电压发生电路的一例。该基准电压发生电路由串联连接在供给电源电压VDD的端子和地之间的电阻RA、RB构成。利用这些电阻RA、RB的连接结点对电源电压VDD进行分压并输出所生成的基准电压Vref。用下式表示该基准电压Vref。
Vref＝VDD×RB/(RA+RB)图10表示图5所示的译码器4的一例。该例表示适用于16阶的音量的译码器。该译码器4根据4位的控制输入数据Vcnt0～Vcnt3，输出16个选择信号D0～D15(SELn)。译码器4的具体的电路结构不限定于图10所示的电路。
另外，如果能将图5所示的放大电路输入信号Sin固定为接地电位或电源电压VDD等电位，则能将放大电路1的输出电压设定为Vref以外的电位。例如使输入信号Sin为接地电位，则放大电路1的输出电压为Vref+Vref×R22/R21，能将音量单元2两端的电位差设定得大。音量单元2两端的电位差越大，切换音量时输出电位的变化幅度越大。因此，容易检测不良现象。但，如果放大电路1的增益R22/R21比1小，则放大电路1的输出达不到电源电压VDD的大小。
如果采用上述第一实施形态，则通过切换从译码器4输出的选择信号SELn和选择信号TESTP、TESTN，能选择构成开关电路SWn的PMOS晶体管Tr1和NMOS晶体管Tr2。因此，能个别地测试PMOS晶体管Tr1和NMOS晶体管Tr2短路、断路状态。而且，由于该测试是DC测试，所以简单，测试所需要的时间也短。因此，能提高测试效率。
另外，由于通过DC测试能可靠地判断开关电路的不良，所以事先能将有不良现象的电子音量单元除去。因此，能提高AC测试的效率、以及合格率。
(第二实施形态)其次，说明本发明的第二实施形态。
第一实施形态所示的电子音量电路由于衰减量的范围大，相邻电阻之间的电阻值的差小，所以衰减量的差也小。因此，为了检测构成开关电路的晶体管的不良，需要具有高分辨率的测定装置。
因此，如果将规定的基准电位加在音量单元的两端，不管使哪个开关电路导通时都能输出该基准电位，则为了检测断路不良，不需要那么高的分辨率。
图11是表示第二实施形态的图，与图5相同的部分标以相同的符号，只说明不同的部分。
构成放大电路1的运算放大器OP1有输入端子51。控制信号Coff被供给该输入端子51。该控制信号Coff是在通常工作时呈低电平、测试时呈高电平的信号。
测试时，运算放大器OP1利用控制信号Coff将输出端设定为高阻抗状态。与此同时，电压V1通过电阻R21供给放大电路1的反相输入端，电压V2被供给外部连接端子T1。由于运算放大器OP1的输出端呈高阻抗，所以电压V1、V2被供给电阻R21、R22和音量单元2的串联电路的两端。
例如在使电压V1＝V2＝VDD、音量单元2正常的情况下，构成音量单元2的电阻的各连接结点的电位全部为VDD。因此，在音量单元2的开关电路中没有不良的情况下，由开关电路不管选择电阻电路的哪个连接结点，输出端T2的电位都为VDD。因此，如果对音量单元2的全部开关电路，个别地使PMOS晶体管和NMOS晶体管导通，测定输出端子T2的电位，则能检测全部晶体管的断路不良。
图12表示运算放大器OP1的一例。该运算放大器OP1有电流源电路71；有反相输入端、非反相输入端的差动输入电路72；生成输出电路的偏压的偏压生成电路73；以及输出与供给输入端的信号对应的信号的输出电路74。供给上述端子51的控制信号Coff通过倒相电路74d，被供给设置在输出电路74中的PMOS晶体管74a、设置在电流源电路71中的PMOS晶体管71a，同时通过倒相电路74d、74e，被供给设置在输出电路74中的NMOS晶体管74b、74c的各栅极、设置在偏压生成电路73中的NMOS晶体管73a的栅极、设置在电流源电路71中的NMOS晶体管71b的栅极。
控制信号Coff在通常工作时呈低电平，在测试时呈高电平。因此，测试时上述晶体管71a、71b、73a、74a、74b、74c全部被导通。因此，电流源电路71、偏压生成电路73、以及输出电路74停止，输出端OUT呈高阻抗。
如果采用第二实施形态，则测试时将规定的电位、例如电源电压VDD供给音量单元2的两端，将构成音量单元2的电阻的各连接结点的电位设定为VDD。因此，切换各开关电路时，由于从被选择的开关电路输出的电压都为VDD，所以不使用高分辨率的测定器，也能测定构成开关电路的PMOS晶体管、NMOS晶体管的断路状态。因此，能降低测试成本。
另外，运算放大器OP1有控制信号Coff的输入端，测试时利用该控制信号Coff，使输出端呈高阻抗。因此，测试时能容易地将音量单元2的两端设定为规定的电位。
(第三实施形态)其次，说明本发明的第三实施形态。
如上所述，用dB显示衰减量，在将其显示间隔设定成等阶的情况下，衰减量大的范围与衰减量小的范围相比，电阻值的变化率小。因此，在DC测试中衰减量大的范围从音量单元的输出端输出的直流电位的变化小。因此，测定电阻的衰减比时，需要具有高分辨率的测定器。
在图6所示的16阶的音量单元2中，设总电阻值为R，在用一定的衰减比α分割该电阻R的情况下，第n个电阻的电阻值Rn用式(1)表示如下。
Rn＝(1-α)×αn-1×R …(1)考虑在1dB阶中从0dB到-∞设定衰减量的情况，能用式(1)确定R1至R14，R15的值是从总电阻值R减去R1～R15之和所得的差值。
图13表示将音量单元2的总电阻设定为例如R＝20kΩ、α＝0.891(1dB阶)时具体的电阻值。
采用第一实施形态所示的结构，在将电位差供给音量单元2的两端的情况下，第k个开关电路SWk导通时的输出电位Vout(k)如式(2)所示。
Vout(k)＝V×αk…(2)另外，从第k-1个开关电路SWk-1呈导通状态变化到第k个开关电路SWk呈导通状态时输出电位的变化幅度ΔVout(k)如式(3)所示。
ΔVout(k)＝V×αk-1＝V×(1-α)×αk-1…(3)例如在图6所示的音量单元2中，在使第一端子A的电位为VDD＝3.3V、使第二端子B的电位为接地电平的情况下，从开关电路SW13呈导通状态变化到开关电路SW14呈导通状态时，输出电位的变化幅度ΔVout(14)如式(4)所示。
ΔVout(14)＝3.3×(1-0.891)×0.89113＝80(mV)…(4)另外，如果将电阻的分割阶数扩大，假设为48阶，则从开关电路SW45切换到开关电路SW46时，输出电压的变化幅度ΔVout为最小值。该变化幅度ΔVout(46)如式(5)所示。
ΔVout(46)＝3.3×(1-0.891)×0.89145＝2.0(mV) …(5)例如在用10％的精度设定衰减比的情况下，测试时所需要的测定分辨率为上述输出电压的变化幅度ΔVout(46)＝2.0(mV)的10％、即0.2(mV)。可是，由于测定器受电源噪声或接触电阻、布线电阻等的影响，所以多半情况下难以获得上述的测定分辨率。
因此，在第三实施形态中，不使用具有高精度的分辨率的测定器，能测定电阻的衰减比。
图14表示第三实施形态中使用的音量单元的结构，与图6相同的部分标以相同的符号，只说明不同的部分。
在图14中，测试用开关电路TSW1、TSW2、TSW3设置在位于音量单元2的第一端子A和第二端子B中间的连接结点上，利用这些开关电路TSW1、TSW2、TSW3，能将连接结点设定成任意的电位。即，开关电路TSW1连接在电阻R4和R5的连接结点与第三端子D之间，开关电路TSW2连接在电阻R8和R9的连接结点与第三端子D之间，开关电路TSW3连接在电阻R12和R13的连接结点与第三端子D之间。用控制信号M1、M2、M3控制这些开关电路TSW1、TSW2、TSW3。与供给第一端子A的电位相等的电位(例如电源电压VDD)被供给上述第三端子D。
上述开关电路TSW1、TSW2、TSW3随着进行测试的开关电路的位置进行切换。具体地说，测试到开关电路SW0～SW5时，测试用开关电路TSW1～TSW3全部被阻断。测试到开关电路SW4～SW9时，只有测试用开关电路TSW1被导通。其次，测试到开关电路SW8～SW13时，只有测试用开关电路TSW2被导通。另外，测试到开关电路SW12～SW15时，只有测试用开关电路TSW3被导通。在各测试范围内，之所以覆盖相邻的开关电路，是因为需要切换开关电路来测定衰减量的比。
在这样切换测试用开关电路TSW1～TSW3进行测试的情况下，各测试范围内的输出电位的变化幅度的最小值如式(6)所示。
ΔVout(5)＝3.3×(1-0.891)×0.8914＝227(mV)…(6)如上所述，与式(4)、(5)相比，输出电位的变化幅度的最小值增大。因此，能缓和测定装置的分辨率。
在从图14所示的电路扩大阶数的情况下，例如将测试用开关电路连接在每个电阻4上，能用与上述同样的测定分辨率进行测试。
如果采用上述第三实施形态，则分别将测试用开关电路TSW1～TSW3连接在位于串联连接的电阻R1～R15中间的多个连接结点和供给规定的电位的第三端子D之间，按照开关电路的测试范围，切换这些测试用开关电路TSW1～TSW3。因此，能使在开关电路的各测试范围内输出的输出电压变化的最小值增大。因此，不使用具有高分辨率的测定器或测定用的放大器等，能可靠地测定电阻的衰减比。
(第四实施形态)其次，说明本发明的第四实施形态。
图15是表示第四实施形态的图，挑出了与图5所示的第一实施形态的电子音量电路不同的部分。以下，与图1相同的部分标以相同的符号说明之。
译码器4与第一实施形态的情况相同，对表示衰减量的1位的控制输入数据Vcnt进行译码，输出m个选择信号SELn(n＝0～(m-1))，用来使构成后面所述的音量单元20的多个开关电路SWn中的一个导通。例如在16阶的音量单元的情况下，l＝4，m＝16。
在该第四实施形态的一例中，锁存电路21设置在译码电路4和音量单元20之间，锁存电路21将从译码电路4输出的m个选择信号SELn暂时锁存起来，与基于选择信号SELn的各锁存信号Sn的输出时刻一致地输出给音量单元20。
锁存电路21在被输入给锁存器栅极端子G的栅极信号的值呈低电平时保持到此为止的输出，呈高电平时更新输出。另外，设定栅极信号的信号值的变化时刻，以便在从译码电路4输出的m个选择信号SELn的值全部被确定的时刻，信号值呈高电平。因此，根据选择信号SELn从锁存电路21输出的m个输出信号Sn不受从译码器4输出m个选择信号SELn时的过渡状态变化的影响，在确定了全部选择信号SELn的值后，从锁存电路21输出给音量单元20。
另外，在锁存电路21中设有锁存复位端子R，在复位信号从外部输入到端子R上的情况下，与来自译码电路4的输出信号的值无关，将来自锁存电路21的输出全部变换成低电平后输出。进行测试时，该复位信号作为选择PMOS晶体管Tr1和NMOS晶体管Tr2两者中的某一者用的选择信号使用。
另外，在译码电路4的后级设有由m个“与”电路ANn(n＝0～(m-1))构成的逻辑电路23，测试模式选择信号TEST被输入一个输入端，从译码电路4输出的各个对应的选择信号SELn被输入另一个输入端，根据其逻辑积(AND)输出选择信号Tn。另外，根据该选择信号Tn的值，生成控制后面所述的同步脉冲倒相电路CIV12、CIV13用的控制时钟φn(＝//Tn)、/φn(＝/Tn)。
图16是表示音量单元20之一例的图。另外，图17是表示开关电路SWn、以及对构成开关电路的晶体管进行选择工作控制用的逻辑电路之一例的图。另外，图18是表示图16、图17所示的电路的工作的逻辑值表。示出了将通常工作模式作为模式1，将PMOS晶体管的测试模式作为模式2，将NMOS晶体管的测试模式作为模式3。
音量单元20由串联连接在第一端子A、第二端子B之间的15个电阻R1～R15构成的电阻电路、以及分别连接在第一、第二端子A、B、以及电阻R1～R15的连接结点和端子C之间的开关电路SW0～SW15构成。利用从译码器4输出的选择信号SELn(D0～D15)，只选择这些开关电路SW0～SW15中的一个。
开关电路SWn由PMOS晶体管Tr1和NMOS晶体管Tr2构成，并联连接在电阻电路的连接结点Nn和输出端C之间。输出端C连接在运算放大器OP2的非反相输入端上。如后面所述，构成这些开关电路SWn的晶体管Tr1、Tr2由逻辑电路进行控制，上述逻辑电路由逻辑电路22、逻辑电路23、以及锁存电路21构成。
逻辑电路22由倒相电路IV11、同步脉冲倒相电路CIV12、CIV13、倒相电路IV14构成。以通过锁存电路21从译码器4输出的选择信号SELn为依据的一个选择信号Sn被供给上述倒相电路IV11的输入端。来自该倒相电路IV11的输出被供给PMOS晶体管Tr1的栅极GP，同时分别供给上述同步脉冲倒相电路CIV12、CIV13的输入端。
上述同步脉冲倒相电路CIV12、CIV13分别利用控制时钟信号φn、/φn不相容地进行工作，同步脉冲倒相电路CIV12工作(φ＝高电平)时的输出通过倒相电路IV14被供给NMOS晶体管Tr2的栅极GN，同步脉冲倒相电路CIV13工作(φ＝低电平)时的输出被供给NMOS晶体管Tr2的栅极GN。如图17所示，根据上述的选择信号Tn的值生成该控制时钟φn、/φn。另外，例如同步脉冲倒相电路CIV12能如图19所示的电路构成，在φ＝高电平的情况下作为普通的倒相电路工作，在φ＝低电平的情况下呈高阻抗状态。
通常工作时(模式1测试模式选择信号TEST呈低电平时)，根据选择信号SELn从锁存电路输出的m个输出信号Sn中只有一个不相容地选择的信号呈高电平，除此以外的输出信号Sn全部呈低电平。另外，测试模式选择信号TEST和作为选择信号SELn的逻辑积(AND)输出的m个选择信号Tn全部呈低电平。因此，控制时钟φ呈低电平，全部同步脉冲倒相电路CIV13对同步脉冲倒相电路CIV12不相容地工作。
因此，由选择信号SELn选择的一个开关电路中的PMOS晶体管Tr1的栅极电位呈低电平(接地电位GND)，NMOS晶体管Tr2的栅极电位呈高电平(电源电压VDD)。因此，两个晶体管Tr1、Tr2导通。
另外，在未被选择的开关电路中，根据选择信号SELn来自锁存电路21的输出信号Sn、控制时钟φ都呈低电平，所以PMOS晶体管的栅极电位呈高电平，NMOS晶体管的栅极电压呈低电平，这两个晶体管都呈断路状态。
开关电路测试时，测试模式选择信号TEST呈高电平。作为测试模式选择信号TEST和选择信号SELn的逻辑积(AND)输出的m个选择信号Tn中只有一个与由选择信号SELn不相容地选择的开关电路对应的信号呈高电平，除此以外的选择信号Tn全部呈低电平。因此，只是供给被选择的一个开关电路的控制时钟φ呈高电平，只有该控制时钟所供给的同步脉冲倒相电路CIV12对同步脉冲倒相电路CIV13不相容地工作。另外，在被选择的开关电路以外的剩余的开关电路中，由于控制时钟φ全部呈低电平，所以同步脉冲倒相电路CIV13对同步脉冲倒相电路CIV12不相容地工作。
在这样使测试模式选择信号TEST呈高电平的状态下，进行PMOS晶体管的测试(模式2)。在由选择信号SELn选择的一个开关电路中，由于来自锁存电路21的输出信号Sn、控制时钟φ都呈高电平，所以PMOS晶体管Tr1的栅极电位、NMOS晶体管Tr2的栅极电位都呈低电平。因此，只能使PMOS晶体管Tr1呈导通状态，使NMOS晶体管Tr2呈断路状态。
另外，在未被选择的开关电路中，由于来自锁存电路21的输出信号Sn、控制时钟φ都呈低电平，所以PMOS晶体管Tr1的栅极电位呈高电平，NMOS晶体管Tr2的栅极电位呈低电平，这两个晶体管都呈断路状态。即，通过使测试模式选择信号TEST呈高电平，能对PMOS晶体管Tr1进行测试。
另外，在使测试模式选择信号TEST呈高电平的状态下，将高电平的复位信号(高电平)输入锁存电路21的锁存复位端R中，进行NMOS晶体管的测试(模式3)。高电平的复位信号(高电平)一旦被输入锁存复位端R中，如上所述，与选择信号SELn的值无关，来自锁存电路21的输出全部呈低电平，被输出给音量单元20。
在由选择信号SELn选择的一个开关电路中，由于来自锁存电路21的输出信号Sn呈低电平，控制时钟φ呈高电平，所以PMOS晶体管Tr1的栅极电位、NMOS晶体管Tr2的栅极电位都呈高电平。因此，PMOS晶体管Tr1呈断路状态，只有NMOS晶体管Tr2呈导通状态。
另外，在未被选择的开关电路中，由于来自锁存电路21的输出信号Sn、控制时钟φ都呈低电平，所以PMOS晶体管Tr1的栅极电位呈高电平，NMOS晶体管Tr2的栅极电位呈低电平，这两个晶体管都呈断路状态。即，在测试模式中，通过将呈高电平的复位信号输入锁存电路21的锁存复位端R，能只对NMOS晶体管Tr2进行测试。
这样，能利用由逻辑电路22、逻辑电路23、锁存电路21构成的逻辑电路，控制构成开关电路SWn的晶体管Tr1、Tr2。
如果采用上述第四实施形态，则能利用从第一译码器4输出的选择信号STLn和测试模式选择信号TEST、锁存器复位信号，选择PMOS晶体管Tr1和NMOS晶体管Tr2。如果采用该第四实施形态，则由于在各锁存电路SWn的逻辑电路22中使用同步脉冲倒相器，所以与第一实施形态的逻辑电路12相比，能使电路规模更小。
另外，在该第四实施形态中，由于在译码电路和音量之间备有锁存电路，用来将锁存来自译码电路的m个输出信号，使输出时刻一致后输出给音量单元，所以能使音量单元不受所输入的译码器输出信号过渡性的多种状态变化的影响，与第一实施形态相比，能进行精度更高的音量控制。
另外，第四实施形态不限定于此，除了该第四实施形态的结构以外，将上述的第一实施形态、第二实施形态、第三实施形态的结构组合起来也适用。
此外，当然，在不改变本发明的中心思想的范围内，能进行各种变形。
如上所述，如果采用本发明的一种实施形态，则能个别地对构成开关电路的多个晶体管进行测试，能提供一种能全部检测构成开关电路的多个晶体管的不良的电子音量电路。
另外，如果采用本发明的一种实施形态，则能抑制测试成本的增加，能提供一种能精确地测定电阻的衰减比的电子音量电路。
尽管已经描述了本发明的实施形态，但应当理解对本领域技术人员来说，可以进行各种修改和变更。本发明不受上述实施形态的限制，而是包括落在后附权利要求书范围内的各种实施形式。
权利要求
(各实施形态通用)1.一种电子音量电路，其特征在于备有多个电阻串联连接的电阻电路；具有第一导电型的第一晶体管、和电流通路与上述第一晶体管并联连接的第二导电型的第二晶体管，且分别连接在上述电阻电路的各连接结点和该电子音量电路的输出端之间的多个开关电路；用来不相容地选择上述多个开关电路中的一个的译码电路；以及测试时选择由上述译码电路选择的开关电路中的上述第一、第二晶体管中的一个的逻辑电路。(第一实施形态)
2.根据权利要求1所述的电子音量电路，其特征在于上述逻辑电路备有被供给从上述译码电路输出的、选择上述开关电路用的第一选择信号；选择上述第一晶体管用的第二选择信号；以及选择上述第二晶体管用的第三选择信号，且测试时，根据上述第一、第二、第三选择信号，选择上述第一、第二晶体管中的一个的电路。
3.根据权利要求1所述的电子音量电路，其特征在于还备有输入信号被供给输入端，输出端连接在上述电阻电路的一端上的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。
4.根据权利要求2所述的电子音量电路，其特征在于还备有输入信号被供给输入端，输出端连接在上述电阻电路的一端上的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。(第二实施形态)
5.根据权利要求1所述的电子音量电路，其特征在于还备有输入信号被供给第一输入端，控制信号被供给第二输入端，输出端连接在上述电阻电路的一端上，测试时根据上述控制信号，输出端被设定为高阻抗的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。
6.根据权利要求2所述的电子音量电路，其特征在于还备有输入信号被供给第一输入端，控制信号被供给第二输入端，输出端连接在上述电阻电路的一端上，测试时根据上述控制信号，输出端被设定为高阻抗的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。
7.根据权利要求5所述的电子音量电路，其特征在于还备有测试时将第一电位供给上述第一放大电路的上述第一输入端的第一电位供给电路；以及测试时将上述第一电位供给上述电阻电路的另一端的第二电位供给电路。
8.根据权利要求6所述的电子音量电路，其特征在于还备有测试时将第一电位供给上述第一放大电路的上述第一输入端的第一电位供给电路；以及测试时将上述第一电位供给上述电阻电路的另一端的第二电位供给电路。(第三实施形态)
9.根据权利要求1所述的电子音量电路，其特征在于还备有连接在上述电阻电路中间的至少一个连接结点上、测试时将与供给上述电阻电路的一端的电位相同的电位供给上述连接结点的第三电位供给电路。
10.根据权利要求2所述的电子音量电路，其特征在于还备有连接在上述电阻电路中间的至少一个连接结点上、测试时将与供给上述电阻电路的一端的电位相同的电位供给上述连接结点的第三电位供给电路。
11.根据权利要求9所述的电子音量电路，其特征在于还备有输入信号被供给输入端，输出端连接在上述电阻电路的一端上的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。
12.根据权利要求10所述的电子音量电路，其特征在于还备有输入信号被供给输入端，输出端连接在上述电阻电路的一端上的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。(第四实施形态)
13.根据权利要求1所述的电子音量电路，其特征在于上述译码电路备有对第一选择信号进行译码，将不相容地进行选择用的第二选择信号输出给上述多个开关电路中的一个的电路，上述逻辑电路备有具有栅极端子和复位端子，根据被输入上述栅极端子的栅极信号，将锁存的上述第二选择信号作为第三选择信号输出，或者被输入上述复位端子的复位信号，将第一电平信号作为第三选择信号输出的锁存电路；根据上述第二选择信号和表示测试模式的第四选择信号，生成第五选择信号(φ)的第一逻辑电路；以及根据上述第三选择信号和上述第五选择信号，确定供给上述第一晶体管和上述第二晶体管各自的栅极的电位的第二逻辑电路。
14.根据权利要求13所述的电子音量电路，其特征在于上述第一逻辑电路备有输出上述第二选择信号和表示测试模式的第四选择信号的逻辑积(AND)的逻辑积电路，上述第二逻辑电路备有根据上述第五选择信号不相容地工作，输出被输入的上述第三选择信号或其反相信号的至少两个同步脉冲倒相电路。
15.根据权利要求13所述的电子音量电路，其特征在于还备有输入信号被供给输入端，输出端连接在上述电阻电路的一端上的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。
16.根据权利要求13所述的电子音量电路，其特征在于还备有输入信号被供给第一输入端，控制信号被供给第二输入端，输出端连接在上述电阻电路的一端上，测试时根据上述控制信号，输出端被设定为高阻抗的第一放大电路；输入端连接在上述各开关电路的输出端上的第二放大电路；将第一电位供给上述第一放大电路的输入端的第一电位供给电路；以及将上述第一电位供给上述电阻电路的另一端的第二电位供给电路。
17.根据权利要求13所述的电子音量电路，其特征在于还备有连接在上述电阻电路中间的至少一个连接结点上、测试时将规定的电位供给上述连接结点的第三电位供给装置。
18.一种电子音量电路，其特征在于备有多个电阻串联连接的电阻电路；具有第一导电型的第一晶体管、和电流通路与上述第一晶体管并联连接的第二导电型的第二晶体管，且分别连接在上述电阻电路的各连接结点和该电子音量电路的输出端之间的多个开关电路；对第一选择信号进行译码，将不相容地进行选择用的第二选择信号输出给上述多个开关电路中的一个的译码电路；具有栅极端子和复位端子，根据被输入上述栅极端子的栅极信号，将锁存的上述第二选择信号作为第三选择信号输出；或者被输入上述复位端子的复位信号，将第一电平信号作为第三选择信号输出的锁存电路；根据上述第二选择信号和表示测试模式的第四选择信号，生成第五选择信号的第一逻辑电路；以及根据上述第三选择信号和上述第五选择信号，确定供给上述第一晶体管和上述第二晶体管各自的栅极的电位的第二逻辑电路。
19.根据权利要求18所述的电子音量电路，其特征在于上述第一逻辑电路备有输出上述第二选择信号和表示测试模式的第四选择信号的逻辑积(AND)的逻辑积电路，上述第二逻辑电路备有根据上述第五选择信号不相容地工作，输出被输入的上述第三选择信号或其反相信号的至少两个同步脉冲倒相电路。
20.根据权利要求19所述的电子音量电路，其特征在于还备有输入信号被供给输入端，输出端连接在上述电阻电路的一端上的第一放大电路；以及输入端连接在上述各开关电路的输出端上的第二放大电路。
全文摘要
一种电子音量电路,其特征在于备有:多个电阻串联连接的电阻电路;具有第一导电型的第一晶体管、和电流通路与第一晶体管并联连接的第二导电型的第二晶体管,且分别连接在电阻电路的各连接结点和该电子音量电路的输出端之间的多个开关电路;用来不相容地选择多个开关电路中的一个的译码电路;以及测试时选择由译码电路选择的开关电路中的第一、第二晶体管两者中的一个的逻辑电路。
文档编号H03M1/76GK1375925SQ0210755
公开日2002年10月23日 申请日期2002年3月15日 优先权日2001年3月15日
发明者江口浩之, 永田满 申请人:株式会社东芝