专利名称：高速数字信号传输脉冲波形、产生方法及装置的制作方法
技术领域：
本发明为一种高速数字信号传输脉冲波形、产生方法及装置，尤指一种使用较低频率的基本时间脉冲电路产生较高传输脉冲数的高速数字信号传输脉冲波形及可在信号发送端及信号接收端间作高速传输的数字脉冲信号的产生方法及装置。
背景技术：
当今最重要的技术之一就是信号传输，其可以分为模拟和数字两种方式，但均会因噪声干扰而产生信号误差的问题。
模拟信号的传输方式可分为电压模拟、电流模拟及频率模拟三种。电流模拟相对于电压模拟有不受传输线电阻大小影响的好处，然而，电压及电流模拟信号传输时，噪声强度与信号强度的比例即为信噪比，两者均因无法避免受到电磁波的干扰而在信号上加入了噪声误差。而频率模拟信号传输时，是以周期波的频率来代表所要传输的信号值，对于电磁波干扰的免疫力极佳，但如果传送信号时，受到短暂而强大的噪声干扰，其信号传输资料仍会受到影响而产生误差，误差的信噪比则约等于强大噪声出现的概率。
数字传输，传统公知的方式是将数值的二进制码以并行或串行的方式传送到另一装置，其特点是，如传输不发生错误则不会产生信号误差，但如果在传输过程受到干扰，导致接收端收到的资料有一个位是错的，此时可能会造成很大的误差。所以，一旦发生传输错误时，信号误差可能使得信号完全无法使用。因此数字传输产生各种通讯协议，以检查传输资料是否正确，但此种方法，只要有错误就需要重新传送，平均多少笔传输能够成功会因传输线路及环境的因素而改变，无法保证在一定的时间内将信号正确传输完毕，因此这种通讯方式对于具有实时要求的应用场合，如回馈控制，并不适当。
数字传输还必须考虑其基本工作时间脉冲频率。在两个不同工作频率的数字系统间传递资料时，因各自取样频率为各自系统的振荡器频率除整数降频后的频率，由于两端系统的振荡器的频率为石英晶体的自然频率，两块不同的石英晶体的自然频率必然有一些差异，且振荡的起始时间也不同，造成两者取样频率及相位也会有所不同，数字系统受到取样频率及相位差异不同步现象的影响，会产生传输资料误差造成位错乱，使资料完全毁坏，而破坏系统的稳定性，不同步的问题在传输频率越高时越严重，因此二进制串行传输高频信号时多半采用同步传输方式，但是在进行同步传输时必须有一个同步时间脉冲线同时连接两系统，如此，造成传输线多了一倍，线路成本及施工成本亦相对偏高，随之使整体成本及技术复杂度也相对提高。
为解决前述数字传输的缺点，可采用数字脉冲传输方式。通过使用与频率模拟相似的方式，将固定取样周期内所传送的脉冲数量做为资料来传送，在传输时因噪声而产生的数据误差，会与频率模拟传输方式一样，即信噪比约等于足以干扰读取的强大噪声出现在周期内的概率，可避免前述二进制传输方式即使一个时间脉冲的干扰也足以毁掉一笔资料的缺点。在实时回馈控制的应用场合上，传输信号所造成的小误差，在回馈控制中可以有效解决，用数字滤波器改善其误差，解决二进制传输方式可能造成回馈控制系统不稳定的缺点。
如图1所示，可以看到由发送端所传送脉冲的理想方波S与接收端读取的基本工作时间脉冲F其上升缘与下降缘多半不同步，因此根据基本工作时间脉冲F的上升或下降缘读取的接收值会与实际发送端的传送脉冲的理想方波S所送出脉冲数目有可能有出现误差的情形，其误差值最高为半个脉冲数，就如同一般模拟转换数字ADC的量子化误差(Quantification Error)一样为最小分辨率(LSB Least significant bit)的1/2。在取样周期内脉冲分辨率高时，此误差对信号值没有很大的影响。所以数字脉冲传输同时受到数字传输信号两端系统工作频率差异的影响较小。
然而，在传输较高取样频率的数字资料时，数字脉冲式传输将遇到数字系统基本工作频率限制的瓶颈。在假定数字系统的基本时间脉冲频率为无限高频的理想状态下，数字脉冲信号传输的波形应与频率模拟传输的波形一样为均匀分布的方波。但是在数字系统基本时间脉冲受限的实际应用上，由于数字系统是根据据时间脉冲步调同步变化，当在一个取样周期之内，若基本时间脉冲数目不是欲传输信号脉冲数目的整数倍时，在一周期内传输指定的脉冲数目、脉冲为理想的方波以及脉冲在周期间均匀分布这三个条件不可能同时满足。
以数字脉冲传送二进制N位分辨率的数字信息时，在传输信号变化必须发生在工作时间脉冲上升缘的限制下，假设基本工作时间脉冲周期(即基本工作时间脉冲频率的倒数)为1时则传送足以分辨N位数字信息所需的时间至少为t＝2N+1，而其所传输的脉冲数可为任意P值，P≤2N-1。也就是在每t＝2N+1个基本工作时间脉冲为一个取样周期下，可以通过脉冲数目分辨不同的P值有最大值的限制，P≤2N-1，此即为数字脉冲传输通讯的最高分辨率。上述取样周期下能传送的各种数值的数字脉冲，波形不可能都像模拟脉冲一样为均匀分布的理想方波。
如图2所示，假设要传送3位分辨率的数字信息，则取样周期至少要有16个基础工作时间脉冲F16。在一个取样周期内均匀分布的7个理想方波S7与工作时间脉冲F16中，由于理想方波S7变化位置与基础工作时间脉冲F16并不同步，实际上在上述基础工作时间脉冲F16下，无法以数字电路产生理想方波S7的波形。若要传输分辨率为16的数字脉冲信号，必须能在一个传输周期内传输由0，1，2...到P≤2N-1中任意个数的脉冲。传送P个脉冲需要2×P次的0与1交替变化，若进一步要求其波形为理想方波，则其变化时机必需要均匀分布。以传送分辨率为3位的信息为例，若以16个基本工作时间脉冲为一个取样周期，其传送均匀脉冲的0与1变化周期应如满足以下条件P＝1最均匀0与1变化周期＝16/2 ＝8P＝2最均匀0与1变化周期＝16/4 ＝4P＝3最均匀0与1变化周期＝16/6 ＝2.666666667P＝4最均匀0与1变化周期＝16/8 ＝2P＝5最均匀0与1变化周期＝16/10 ＝1.6P＝6最均匀0与1变化周期＝16/12 ＝1.333333333P＝7最均匀0与1变化周期＝16/14 ＝1.142857143从上面的计算结果可知，如果一个周期为16个基本工作时间脉冲，在传送P＝3，5，6，7时，都无法用基本工作时间脉冲的整数倍作为0与1的变化点，而须要将取样周期再拉长才能实现，以上述三位的范例，其结果是取样周期必须为基本工作时间脉冲的840(即2×[{1，2，3，4，5，6，7}的公倍数])倍，也就是基本工作时间脉冲频率要为取样频率的840倍，才能使不同的P作最均匀的0与1变化，如下P＝1 最均匀0与1变化周期＝840/2 ＝420P＝2 最均匀0与l变化周期＝840/4 ＝210P＝3 最均匀0与1变化周期＝840/6 ＝140P＝4 最均匀0与1变化周期＝840/8 ＝105P＝5 最均匀0与1变化周期＝840/10＝84P＝6 最均匀0与1变化周期＝840/12＝70P＝7 最均匀0与1变化周期＝840/14＝60由以上结论可知，若要以基本工作时间脉冲的上升缘产生理想方波，其基本工作时间脉冲频率要是取样频率的t倍t＝2× {1，2，3，....2N-1}的公倍数」可以看出在传送的数字资料N越大时，几乎不可能使用理想方波输出的方法，因为其工作频率已远远超过微处理器的工作频率了。而且对于数字芯片而言，耗电量与工作的频率成正比，输入的时间脉冲频率越高耗电量越高。
公知可调控输出的均匀脉冲的技术，可不用全数字方式来产生，例如将数字转为模拟电压信号，再将电压信号转为频率模拟信号，如美国发明专利US4633194、US4271531、US5610559、US5021754、US4965531、US5055802、US5948046、US4573176、US5224132、US4179670、US4918403、US4815018号及台湾第267587号发明专利等，这类电路统称为频率合成器(frequencysynthesizer)。传统上，这类电路通常以电压控制振荡器(voltagecontrol oscillator，VCO)，或称频电压转频率V/F电路，来产生传送的脉冲。然而，经过转换为模拟后再转换回数字，除了需要较为复杂的数字模拟混合电路以外，在模拟/数字转换中，相位要与取样频率取得同步必须要有一段稳定化时间，与频率模拟方式相同，在这段过渡时期(transition period)将会有一些瞬时误差(transient state error)产生。当我们传输的数据在应用时若有累加的必要时，存在于模拟电路的偏离误差(bias error)将会随累加的数目而增长，因而具有不能累加的缺点。
若用全数字的频率合成器或非整数除频器来实现调控脉冲数目，其电路中的电压控制振荡器均用数字比例乘法器(Binary RateMultiplier，简称BRM)取代，BRM电路是以设定输出的脉冲数的高低，来调控输出的脉冲频率，若不考虑传输脉冲要越接近方波越好，用一个基本工作时间脉冲为宽度的脉冲(Pulse)信号最为方便。产生脉冲波的BRM电路的在先技术如US4418318、US3943452、US4259648、US4084246、US4562547、US5588145、US4275356、US4166249。但上述专利所考虑的重点在于一个周期之内要有指定的脉冲数目，并未考虑脉冲在周期内分布的均匀性。在脉冲分布不均匀的情况下，若发送端与接收端的取样周期不相同时，传送的资料将有很大的改变，会产生因发送接收两端取样频率不同而产生噪声，也会存在发送接收两端的硬件规格的兼容性问题，而且用脉冲作为传输信号与方波传输相比，更容易发生硬件不兼容的情形，因此提高了发送接收两端的硬件规格的限制。
另一类可产生方波的脉冲传输信号的BRM电路，如美国发明专利第US4017719号。这类电路虽然在周期的前段所产生的是方波，但当输出脉冲数满了之后，周期后段便不再输出任何值，所以其输出脉冲也是不均匀的，且由于这类电路必须以基本时间脉冲数除以欲传输的脉冲数，以取得除频倍率，因此在信号传输的场合，受到实时除法计算的运算时间限制，而无法达到高速传输的要求，而且电路也更加复杂。
所以，若在一个取样周期之内，基本时间脉冲数目不是欲传输信号脉冲数目整数倍的情形下，先前技术所揭露的数字脉冲传输技术，均无法满足在一周期内传输指定的脉冲数目、且脉冲在周期间的均匀性也因受到发送接收端取样周期的影响，而不能达到高速数字传输的功效。
如上所述，公知的数字脉冲传输技术，在相同的工作时间脉冲频率下，不能同时兼顾产生理想方波与传输最高分辨率的信息的条件。然而在做为数字信号传输时上述两个性质均有其优越性，理想方波的优点在于当传送与接收两端的取样周期不相等时，由于传输的理想方波分布均匀，接收端读取脉冲计数除以其周期来计算频率时所得值受到的取样周期不同以及不同步的影响较小。因此，本发明的高速数字信号传输脉冲波形，既具有理想方波发送接收端取样周期不同对频率计算影响较小的优点，而且又能够在同样的基本工作频率下传送最高分辨率的数字脉冲数。
发明内容
本发明的主要目的，即是在于提供一种高速数字信号传输脉冲波形、产生方法及其装置。依照本发明的高速数字信号传输脉冲波形，其电位的变化位置与满足分辨率要求下最低频率的基本工作时间脉冲上升或下降缘同步，以利于使用最低频率的工作时间脉冲实现波形，且其分布的均匀性达到经过相近基本工作时间脉冲读取计数值时，与实际脉冲数目最相近，用来降低因发送接收两端的取样周期不同所产生的量子化误差。因此，本发明的脉冲波形不受限于基本工作时间脉冲的限制，且不论周期内传输的脉冲疏密，其脉冲波形特征在于，由两种最接近平均方波的脉冲的半波，其波宽为基本时间脉冲波宽的2的指数倍，所均匀组合而成，脉冲平均分布于取样周期之内。
本发明的次一目的，即是在于提供一种传输高速数字信号脉冲的波形、产生方法及其装置，其脉冲波形的变化时点均与满足分辨率要求下最低频率基本工作时间脉冲的下升或下降同步，故可以简捷方便的利用最低频率基本时间脉冲的上升及下降缘触发硬件线路动作，来达到提高最高可完整传输波数的上限，进而加快数字脉冲信号传送的速率。
本发明的再一目的，即是在于提供一种传输高速数字信号脉冲的波形、产生方法及其装置，其脉冲波形平均分布，使发送接收两端取样频率不同时接收端接收传输取样与发送端发送波数的误差最小。
本发明的另一目的，即是在于提供一种传输高速数字信号脉冲的波形、产生方法及其装置，其脉冲仅由两种波宽接近于理想方波的半波所组合，故其实施所需的硬件线路兼容性较易达成，可降低线路的成本。
为实现上述目的，本发明提供一种高速数字信号传输脉冲的波形，该波形是由传输周期基本时间脉冲的2的指数倍波宽的两种半波所均匀组合而成，在基本工作时间脉冲周期为传输脉冲数目的整数倍时，该波形的各方波波宽相等且均匀分布于整个传输周期的理想均匀方波，在基本工作时间脉冲周期为传输脉冲数目的非整数倍时，该波形由一种基本方波、及另外一种波宽为基本方波两倍的方波的半波所均匀混合组成，且均匀分布于整个传输周期；该波形是以周期的一半作分隔为对称，具有2倍数重现性；该波形所对应的逻辑状态，在一个周期的开始及结束，其逻辑必固定为0或1；该波形所传送的脉冲数，与波宽相等且均匀分布的理想均匀方波波形所传送的脉冲数比较，最多仅差半个脉冲。
本发明还提供一种产生上述高速数字信号传输脉冲波形的方法，其步骤包含a.订立基本工作时间脉冲点t；b.设定一周期储存的位数N，即以N位来储存一周期可输出的脉冲数；c.计算出一周期的时间T；d.设定一周期要传递的脉冲数P；e.计算输出波形在一时间周期T内各基本工作时间脉冲t的0与1的逻辑状态；f.输出均匀脉冲波形向量资料，即累计步骤e所得该时间周期T内的该N位的波形逻辑状态计算结果来输出脉冲波形的向量资料；g.由发送端以各时间周期T具有脉冲数P而输出发送均匀脉冲给接收端，即根据发送端利用固定时间脉冲及数字逻辑，将步骤f所得的均匀脉冲波形向量资料循序以均匀脉冲方式输出；h.接收端以计数所收到的波数，即接收端以计数器计数所收到的波数；以及i.接收端读取计数值，即接收端在接收波数后，以固定的取样频率读取计数值；根据上述的各步骤，使信号发送端上的每个取样周期内产生如上述的高速数字信号传输脉冲波形向量，然后利用固定时间脉冲，将该脉冲波形向量循序输出，或者是利用一数字逻辑装置产生并同时输出该波形；在信号接收端上则以一计数器装置计数所接收的波数，再以固定的取样频率读取该计数值，读出如上述的高速数字信号传输脉冲波形。
该步骤c中的周期时间T，其值为(T)＝2N+1个基本工作时间脉冲。
该步骤d中的一周期要传送的脉冲数P，其值P≤2N-1。
本发明还提供一种传输高速数字信号传输脉冲的装置，其包含有一信号发送端，包括有一计数器、缓存器及内存，其中内存内部预先储存有如上述所述的高速数字信号传输脉冲波形的向量资料，该缓存器具有一输入端，用来输入输出脉冲个数，而缓存器的锁存信号是由计数器输出的最高位决定，周期的一开始将资料锁存进缓存器中，而计数器的信号来源为一输入时间脉冲，其计数值输出端则连接到内存的列地址，而内存的行地址则连接到缓存器的输出端，通过由缓存器及计数器共同控制内存输出设定要输出的脉冲数及波形；以及，一信号接收端，至少包括有一计数器，接收来自信号发送端表示数值的脉冲信号及表示方向的方向信号，根据方向信号决定上数或下数，且每当脉冲信号有一个上升缘或下降即计数一个脉冲数，并具有一读取控制端，以读取周期固定由读取控制端送入读取信号，再由一数字端口读出计数器的计数值，在读取该计数值的同时，读取控制端的读取信号同时触发复位，将计数器复位为零，以计数下一个周期的脉冲数，信号发送端上的每个取样周期内产生如上述的高速数字信号传输脉冲波形向量，然后利用固定时间脉冲，将该脉冲波形向量循序输出，或者是利用一数字逻辑装置产生并同时输出该波形；在信号接收端上则以一计数器装置计数所接收的波数，再以固定的取样频率读取该计数值，读出如上述的高速数字信号传输脉冲波形。
该信号发送端的内存为只读存储器构成。
该信号发送端的计数器由数个D型正反器串接及异或门逻辑电路构成。
该D型正反器为上缘触发的型态。
本发明还提供一种传输高速数字信号传输脉冲的装置，其包含有一信号发送端，包括有一计数器、缓存器、基频产生器、选波器及脉冲合成器，其中缓存器具有一输入端，可供输入输出脉冲个数设定资料，而缓存器的锁存信号是由计数器输出的最高位决定，而在周期的一开始将资料锁存进缓存器中，而计数器由一输入时间脉中提供信号来源，并具有一计数值输出端连接到基频产生器，用基频产生器产生一基本脉冲，再经选波器选择适用的基本脉冲，其选择方式是由资料缓存器的输出值决定，即通过设定要输出的脉冲数，而选波器选出的基本脉冲最后经过脉冲合成器合成出所要的输出脉冲数及波形；以及，一信号接收端，至少包括有一计数器，接收来自信号发送端表示数值的脉冲信号及表示方向的方向信号，根据方向信号决定上数或下数，且每当脉冲信号有一个上升缘或下降即计数一个脉冲数，并具有一读取控制端，以读取周期固定由读取控制端送入读取信号，再由一数字端口读出计数器的计数值，在读取该计数值的同时，读取控制端的读取信号同时触发复位，将计数器复位为零，以计数下一个周期的脉冲数；信号发送端上的每个取样周期内产生如上述的高速数字信号传输脉冲波形向量，然后利用固定时间脉冲，将该脉冲波形向量循序输出，或者是利用一数字逻辑装置产生并同时输出该波形；在信号接收端上则以一计数器装置计数所接收的波数，再以固定的取样频率读取该计数值，读出如上述的高速数字信号传输脉冲波形。
该信号发送端的内存为只读存储器构成。
该信号发送端的计数器为数个D型正反器串接构成。
该D型正反器为上缘触发的型态。
该信号发送端的基频产生器由数个异或门构成。
该信号发送端中的基频产生器由数个D型正反器组成。
该D型正反器为负缘触发的型态。
该信号发送端的选波器为与门所构成。
该信号发送端的脉冲合成器由异或门所构成。
图1为一公知的理想均匀方波在接收端被读取值与满足分辨率要求下最低频率的基本工作时间脉冲上升缘读取的接受信号数值的比较。
图2为传送理想的均匀方波与基本工作时间脉冲的上下缘比较。
图3为以16个基本工作时间脉冲(F16)为一取样周期，为传送信号分辨率8(即0～7个波)的最低频率基本工作时间脉冲，用以表示本发明波形(P1～P7)与理想方波(S1～S7)的比较，标在本发明波形(P1～P7)上方的数值为以基本工作时间脉冲上升缘所读取值，标在理想方波(S1～S7)下方的数值为方波实际波数值。由图标可看出，依照本发明波形所读取的数值，正好是理想方波于基本工作时间脉冲上升缘取样所得真实波数除以0.5波后四舍五入小数部分，然而以基本工作时间脉冲上升缘读取理想方波波数时，所读出的值却是将真实波数除以0.5波后无条件舍去小数部分。
图4为传送分辨率为8的最低频率基本工作时间脉冲下本发明波形，以16个基本时间脉冲为一取样周期，最高可传送的数字脉冲信号为7，产生脉冲的电路仅在基本时间脉冲上升缘触发状态变化。
图5为传送分辨率为16的最低频率基本工作时间脉冲下本发明波形，以32个基本时间脉冲为一取样周期，最高可传送的数字脉冲信号为15，产生脉冲的电路仅在基本时间脉冲上升缘触发状态变化。
图6a是在16个基本工作时间脉冲下传送信号为三个波时，接收端分别读取本发明波形与理想均匀方波所得值的比较。
图6b是在16个基本工作时间脉冲下传送信号为五个波时，接收端分别读取本发明波形与理想均匀方波所得值的比较。
图6c是在16个基本工作时间脉冲下传送信号为六个波时，接收端分别读取本发明波形与理想均匀方波所得值的比较。
图6d是在16个基本工作时间脉冲下传送信号为七个波时，接收端分别读取本发明波形与理想均匀方波所得值的比较。
图7是表示本发明波形函数的流程图。
图8为本发明高速数字信号传输脉冲的发送端装置实施例的功能框图。
图9为图8中可以完成传送三位数字信息的计数器的功能框图。
图10为本发明高速数字信号传输脉冲的发送端装置另一实施例的功能框图。
图11为图10中计数器实施例的功能框图。
图12a为图10中基频产生器实施例的功能框图。
图12b为图10中基频产生器另一实施例的功能框图。
图13为本发明高速数字信号传输脉冲的接收端装置实施例的功能框图。
具体实施例方式
本发明提出一种高速数字脉冲传输信号的波形，其脉冲输出型式不论周期内传输的脉冲疏密，所产生的脉冲均是由时间脉冲的2的指数倍波宽的两种最接近平均方波的脉冲的半波所均匀组合而成，是兼顾到波宽比、脉冲分布、及电路处理速度的最佳数字脉冲波形。
首先，请参照图3所示，以16个基本工作时间脉冲F16为一取样周期，传送信号分辨率8(即0～7个波)时，本发明波形(P1、P2、P3、P4、P5、P6、P7)与理想方波波形(S1、S2、S3、S4、S5、S6、S7)的比较，标注在本发明波形(P1～P7)上方的数值为以基本工作时间脉冲上升缘所读取值，标注在理想方波(S1～S7)下方的数值为方波实际波数值。由图标可看出，依照本发明波形所读取的数值，正好是理想方波于基本工作时间脉冲上升缘取样所得真实波数除以0.5波后四舍五入小数部分，然而以基本工作时间脉冲上升缘读取理想方波波数时，所读出的值却是将真实波数除以0.5波后无条件舍去小数部分。
理论上，最佳数字脉冲传输波形的理想方波是脉冲波宽相等且均匀分布于整个传输周期，不过由于方波电位只有高与低两种，实际读取方波计数时，仅有电位变化才能查觉波数的累加，也就是在方波上升或下降缘之后的基本时间脉冲上升缘，才会读出有半波的累加，也就是读取值永远为半波的整数倍，而且读出的值会小于实际半波数倍数，相当于所读值为取样当时的半波数倍数舍去不满半波一倍的值，即无条件舍去，即使是理想方波，其最高波数分辨率也仅有半波。接收端的工作频率限制，使得接收端所得的理想方波传送信号最高分辨率不超过半波。
而且如前所述，以理想方波传输分辨率P≤2N-1的信号时，系统的基本工作时间脉冲频率将是取样周期的t倍，t＝2× {1，2，3，....2N-1}的公倍数」，这种超高基本工作频率的限制使得全数字高速数字脉冲在发送脉冲上几乎不可能。
所以，若接收端与发送端的基本工作时间脉冲频率与相位均相同，且在上升缘读取波数计数值时，将理想方波的上下缘平移至最接近的基本时间脉冲上升缘位置，这个平移动作等效于让原本读出值并非半波整数倍的基本时间脉冲上升缘，读出值成为最接近的半整数倍值，也就是将原数值非半波整数倍的波数值四舍五入成为半波整数倍，而理想方波传送的信号被读出的值为实的基本时间脉冲方波半波倍数无条件舍去小数部分，因此本发明的波形最佳状况下传递的信息较理想方波最佳状况下所传递的信息更为准确。同时，若基本时间脉冲为周期传输脉冲数目的整数倍时，则本发明的波形为完美的理想方波，若为非整数倍时，则是由一种基本方波及较基本方波周期大一倍的方波的半波所均匀混合组成，如图3所示，若是所送波数为2的指数倍时(1，2，4)，毋须移动方波的上下缘，若是波数不为2的指数倍时(3，5，6，7)，基本时间脉冲上升缘无法产生所需数目的均匀方波，将理想方波的上升下降缘水平移动至最接近的基本时间脉冲上升缘位置，使其可以用基本时间脉冲上升缘产生。
若以数字脉冲传送二进制N位分辨率的数字信息时，在传输信号变化必须发生于工作时间脉冲上升缘的限制下，假设基本工作时间脉冲周期(即基本工作时间脉冲频率的倒数)为1时则传送足以分辨N位数字信息所需的时间至少为t＝2N+1(如果同时使用时间脉冲信号的上升缘及下降缘都处理时，则t＝2N)，参照图4，依照前述把理想方波的上下缘平移至最接近的基本工作时间脉冲上升缘位置，当传送的数字资料位N为3时，以16个基本工作时间脉冲为一取样周期，产生脉冲的电路仅在基本工作时间脉冲上升缘触发状态变化，这个时间脉冲及取样周期条件下，可传传送0至7个脉冲；参照图5，当传送的数字资料位N为4时，以32个基本工作时间脉冲为一取样周期，这个时间脉冲及取样周期条件下，可传传送0至15个脉冲。波形基本上是由一种方波、及另外一种波宽为其两倍的方波切为两个半波所均匀混合组成，两种脉冲间距也接近均匀分布；而且当传递脉冲数P为1，2，4，8时，其结果与最均匀脉冲输出相同的结果，即工作循环(Duty Cycle)为50％，且脉冲间距均匀分布的最佳结果，而在传递脉冲数P为3，5，6，7，9，10，11，12，13，14时，其结果的输出波形在整个周期中，其输出高电位所占的时间与输出低电位所占的时间相同。
所以其结果，本发明的波形是由最接近理想方波波宽的两种半波组成，一个比理想方波宽，另一个比理想方波窄。当时间轴上新出现为较宽半波时，其波数计数增加会较理想方波慢，当时间轴上新出现为较窄半波时，其波数计数增加则较理想方波快。均匀调配宽窄半波，使其波数计数与理想方波的波数计数的差在半个波之内，而可在取样周期内的基本时间脉冲数目与欲输出的时间脉冲数非整数除频时，调控脉冲均匀分布于整个周期，故用于数字脉冲讯传输时，若收发两端基本工作频率相同时，但不要求相位同步时，其发送端发送脉冲计数与接收端接收脉冲数的误差与理想均匀方波传输经过接收端取样后的误差一样最多是半个波，若收发两端基本工作频率相同，且相位同步时，则本发明最高误差为1/4个波而理想方波传送最高误差为半波。
如图6a～图6d所示，以16个基本工作时间脉冲取样周期传送3、5、6、7个脉冲，本发明所产生的波形与理想方波，接收端以不同于发送端取样周期所读出的值的比较，图中以上升缘为波形产生的同步信号来产生脉冲变化，接收端读取脉冲的时机，若与发送端无相位差时所读出值写于时间脉冲上方，若与发送端有180度相位差或以下降缘为读取时机时，所读的值写于时间脉冲下方。至于传送1、2、4、8个脉冲时，本发明所送的脉冲波形即理想方波。
图6a所示传送3个脉冲的情形，以上升缘读取时，读取本发明与理想方波所得的值不相同的时机，第一个是在基本时间脉冲方波1.0与1.5之间靠近1.5时的上升缘，本发明读数是1.5个，而理想方波读数则为1.0；第二个是在基本时间脉冲方波2.5到3.0之间靠近3.0的时间脉冲上升缘时，本发明读数是3.0而理想方波读数则是2.5，比较结果是本发明读数较接近于实际值。若以下降缘读取资料时，本发明与理想方波信号被时间脉冲读取值，有四个位置值会不一样。第一个是在基本时间脉冲方波0.5与1.0之间靠近0.5的时间脉冲下降缘，本发明是0.0，而理想方波读数是1.5优于本发明；第二个位置在基本时间脉冲方波1.0到1.5之间靠近1.5位置的下降缘，本发明读数为1.5，而理想方波读数为1.0，以本发明为佳；另两个位置一个在基本时间脉冲方波2.0到2.5靠近2.0位置、及2.5到3.0之间靠近3.0位置，前者以理想方波为佳，后者以本发明为佳。当发送与接收时间脉冲若相位同步时本发明得到较佳的读数，发送与接收的时间脉冲相位差180度时则本发明与方波读数优劣各半，其它相位差则介于0度及180相位差之间。参照图7b～图7d，在传送5、6、7个脉冲时，也有相同的结果。故在同频率的基本工作时间脉冲下，读取本发明的波形所得值与基本时间脉冲方波间的误差小于或等于读取理想方波所得值的误差。以此类推，以一周期为32个基本时间脉冲所传送的脉冲数分析时，也可得到相同的结论。
参照图6a～图6d，当发送及接收的基本工作时间脉冲同步时，本发明波形传输的资料，在读取时误差最大值，较理想方波传送的读取值误差最大值小二分的一，即理想方波发送接收误差最大值为半波，而本发明的波形，发送接收误差最大值仅有四分的一波。因此，当考虑到基本脉冲对数字脉冲计数器的同步取样限制时，本发明的波形在大部分的条件下被读取的数值比理想方波被读取后的数值与基本工作时间脉冲方波的波数间有更小的误差。所以，以本发明的波形传送二进制N位的数字信息时，若以基本工作时间脉冲的t倍为取样周期t＝2N+1则一个传输取样周期可传递脉冲数P(即二进制N位所能表示的数值)P≤2N-1 。
也就是，传送N位的信息时，在一个传输取样周期内，本发明可传递的脉冲数P≤2N-1，只须2N+1个基本工作时间脉冲。
在数字系统中，改变波形均以时间脉冲上或下缘作为基准，取样周期所需工作时间脉冲随N增加，因此参照前述理想方波所需取样周期为基本工作时间脉冲的为基本工作时间脉冲的t倍t＝2×
{1，2，3，....2N-1}的公倍数」，与本发明相较，在传送不同的数字资料位N时，取样周期为基本工作时间脉冲的倍数T以及比例可表示如下
另本发明的波形，基本工作时间脉冲频率随传送的数字资料位N以2倍增加，正好等于可传输的脉冲数增加倍率，且其波形是由基本时间脉冲波宽的2的指数倍波宽脉冲的半波所合成，故能以基本脉冲时间脉冲的上下缘作为状态变动触发，结果能在基本时间脉冲频率限制下产生完整的波数组合。在相同的取样周期、基本工作时间脉冲，脉冲分辨率的要求下，可使用较低频的基本工作时间脉冲电路产生较高传输脉冲数，因而提高信号发送端与信号接收端间数字脉冲信号传输速率。又对于数字电路而言，工作频率越低，就越省电，故可达到省电的效果。
再参照图4、图5所示的波形，当传递脉冲数P为3，6，12时，其结果，传递12个脉冲如果将其输出时间加长一倍，就与传递6个脉冲的波形完全相同，如果将时间再加长一倍，则与传递3个脉冲的波形完全相同。同样地，传递波数P为1，2，4，8、或P为5，10、或传递波数P为7，14等，也具有相同的特性。而此一特性也可以从另一个观点来看，同样观察传递脉冲数P为3，6，12时，可以看出，把3传递两次，其输出波形与传递6个脉冲相同，而把6传递两次，其输出波形与传递12个脉冲相同。因此本发明的波形，具有2倍数重现特性，如用到硬件电路实现上，可以降低电路的杂复度。若由传输发送接收两端的兼容性上来看，则易于以硬件规划方式，让不同工作频率的发送接收数字系统兼容运作。而且于一个周期的开始及结束，其方波均为于低电位，逻辑故定为0，若将本发明的波形反向，则其周期的开始与结束的逻辑状态固定为1，因此不管下一个周期要传送的P为多少，都不会有影响到这一个传输周期所送的脉冲数目，因此可避免瞬时响应所产生的问题。如果使用数字逻辑去产生对应的波形，在一开始都有一个基本工作时间脉冲可以作初始化的动作，可以简化数字逻辑电路的复杂度。
另如图4、图5所示，本发明输出的脉冲波形以周期的一半作分隔是对称的。对称的波形即使是要利用内存来建立表格以便查表，也可以节省表格大小。再加上2倍数重现性的特性，可以更进一步缩小表格大小。
综上所述，本发明波形的特征及可达到的功效1.对称且具有2倍数重现性。输出的脉冲波形以周期的一半作分隔是对称的。对称的波形即使是要利用内存来建立表格以便查表，也可以节省表格大小。再加上2倍数重现性的特性，可以更进一步缩小表格大小。
2.本发明的波形，若是基本工作时间脉冲周期为传输脉冲数目的整数倍时，则输出的波形只有一种，且为完美的理想方波；若为非整数倍时，则波形是由一种基本方波及较基本方波周期大一倍的方波的半波所均匀混合组成。在传输周期的任何基本工作时间脉冲点，相较于理想方波，两者所传送的脉冲数仅差半个脉冲。
3.以相同频率的工作时间脉冲取样数值时，本发明所读取的误差小于或等于读取理想方波波数的误差。
4.不论P为何值，在一个周期的开始及结束，其逻辑必定为0。如此，不管下一个周期要传送的P为多少，都不会有影响到这一个传输周期所送的脉冲数目。如果使用数字逻辑去产生对应的波形，在一开始都有一个基本工作时间脉冲可以作初始化的动作，可以简化实现上数字逻辑电路的复杂度。
5.相对于脉冲分布完全均匀且波宽比正好为二分的一的要求下，本发明的波形在相同的取样周期内，相同的脉冲分辨率要求下，所须的基本时间脉冲频率要低很多。所以在相同的基本时间脉冲频率，依照本发明可以得到较高的传输速度，也就是是本发明在相同的传输速率下可以使用较低的时间脉冲，降低耗电量。
又，本发明的波形是在上升缘读取波数计数值时，将理想方波的上下缘平移至最接近的基本工作时间脉冲上升缘位置，也就是将原数值非半波整数倍的波数值四舍五入成为半波整数倍，所以依照上述本发明波形的特征，能以下列函数表示f(index)＝-(-1)index其中，指数(index)为-(-1)的指数，是经过四舍五入取整数的累加值，其数值必定为正整数。
在以t＝2N+1，P≤2N-1为输入参数的条件下，本波形的函数说明如下 第01行为本发明的函数的接口，其输入的参数包含t表示第t个基本工作时间脉冲点。
N表示用多少位来储存一个周期可输出的脉冲数，此数值同时也指出了一个周期为2N+1个基本工作时间脉冲。
P表示在一个周期中要传递的脉冲数，此数值应小于2N-1，即N位可储存的最大数值。
第02～05行为此函数演算的批注，说明本函数演算会传回的在第t个基本工作脉的状态，以-1或1表示，时间t为正整数，其中的P表示在一个取样周期中要传递的脉冲数，而N表示用多少位来储存一个周期可输出的脉冲数，且P的数值应小于2N-1，而整个周期为2N+1个基本工作时间脉冲。
第07行将指数(index)值设定为0。
第08、第09行表示一个循环，循环执行的条件为i由1开始到N，每次累加1，即共计N次的循环，循环的内容为第10～11行。
第10行如果P的数值为奇数，则指数(index)值累加 四舍五入的值。
第11行将P/2的数值取整数存回P，也就是将P的数值位右移一个位。
第13行经过第09～11行计算出的指数(index)代入-(-1)index。此数值不是-1就是1，而数值即为在t的基本工作时间脉冲点输出脉冲的状态。将此数值存入状态(status)缓存器中。
第14行将状态(status)值传回。
也就是，本发明波形的函数可依照如图7所示的流程图表进行。
所以，据前述表示本发明波形特征的函数，在信号发送端与接送端间，本发明波形的产生方法可依照下列步骤实施a.订立基本工作时间脉冲t；b.设定一周期储存的位数N，即以多少个(N)位来储存一周期可输出的脉冲数；c.计算出一周期的时间，即以上述的位数N，根据以2为底的函式计算出一周期的时间，其函数为周期(T)＝2N+1个基本工作时间脉冲；d.设定一周期要传递的脉冲数P，其数值必须小于或等于2N-1；e.计算输出波形在一取样周期(T)内，各基本工作时间脉冲个数t的0与1的逻辑状态；f.产生输出脉冲波形的向量资料，即累计步骤e所得该时间周期T内的该N位的波形逻辑状态计算结果来输出脉冲波形的向量资料；g.由发送端输出发送均匀脉冲给接收端，即将步骤f所得的波形向量资料，根据发送端利用固定时间脉冲循序输出，或者用数字逻辑方式产生波形的向量资料，并同时输出；h.接收端以计数所收到的波数，即接收端以计数器计数所收到的波数；i.接收端读取计数值，即接收端在接收波数后，以固定的取样频率读取计数值；经过本发明波形产生方法的实施步骤，可以得到在第t个基本工作时间脉冲输出的脉冲逻辑， 当t的状态值为-1时，表示输出脉冲的逻辑为0(假)；当t的状态值为1时，表示输出脉冲的逻辑为1(真)。以N＝3为例，周期为2N+1＝23+1＝24＝16个基本工作时间脉冲，P最大的数值为2N-1＝23-1＝8-1＝7，所以P可为0，1，2，3，4，5，6，7，可以得到如图4的结果。若N＝4时，可以得到如图五的结果。
数字传送方式，将所读出的值计算对应其逻辑状态，所以比较理想方波与本发明波形的输出逻辑状态，可说明如下在第t个基本工作时间脉冲(t为正整数)，理想方波输出通过零点的次数为
=2×P×t2N+1]]>=P×t2N]]>在第t个基本工作时间脉冲输出脉冲通过零点的次点必定为整数，当C(P，t)出现不整除的情形时，必须再取它的四舍五入值，此值即是在t基本工作时间脉冲最均匀脉冲通过零点的次数，即C(P,t)=Round(P×t2N)]]>依照本发明，函数-(-1)index的指数(index)若为正整数，此指数(index)值可以表示本发明波形通过零点的次数，也就是对应逻辑0与1变化的次数。以Y(P，t)表示以本发明波形的函数，D(P，t)表示以本发明波形通过零点的次数，说明如下N＝1时，P≤2N-1＝1，周期T＝2N+1＝4Y(1,t)=-(-1)Round(t2)]]>D(1,t)=Round(t2)]]>C(1,t)=Round(t2)=D(1,t)]]>→两者相等当N＝2时，P≤2N-1＝3，周期T＝2N+1＝8Y(1,t)=-(-1)Round(t4)]]>D(1,t)=Round(t4)]]>C(1,t)=Round(t×14)=D(1,t)]]>→两者相等
Y(2,t)=-(-1)Round(t×24)]]>D(2,t)=Round(t×24)]]>C(2,t)=Round(t×24)=D(2,t)]]>→两者相等Y(3,t)=-(-1)[Round(t4)+Round(t×24)]]]>D(3,t)=Round(t4)+(t×24)]]>C(3,t)=Round(t×34)=D(3,t)]]>→与D(3，t)最多相差1当N＝3时，P≤2N-1＝7，周期T＝2N+1＝16Y(1,t)=-(-1)Round(t8)]]>D(1,t)=Round(t8)]]>C(1,t)=Round(t×18)=D(1,t)]]>→两者相等Y(2,t)=-(-1)Round(t×28)]]>D(2,t)=Round(t×28)]]>C(2,t)=Round(t×28)=D(2,t)]]>→两者相等Y(3,t)=-(-1)[Round(t8)+Round(t×28)]]]>D(3,t)=Round(t8)+Round(t×28)]]>C(3,t)=Round(t×38)]]>→与D(3，t)最多相差1
Y(4,t)=-(-1)Round(t×48)]]>D(4,t)=Round(t×48)]]>C(4,t)=Round(t×48)=D(4,t)]]>→两者相等Y(5,t)=-(-1)[Round(t8)+Round(t×48)]]]>D(5,t)=Round(t8)+Round(t×48)]]>C(5,t)=Round(t×58)]]>→与D(5，t)最多相差1Y(6,t)=-(-1)[Round(t×28)+Round(t×48)]]]>D(6,t)=Round(t×28)+Round(t×48)]]>C(6,t)=Round(t×68)]]>→与D(6，t)最多相差1Y(7,t)=-(-1)[Round(t8)+Round(t×28)Round(t×48)]]]>D(7,t)=Round(t8)+Round(t×28)Round(t×48)]]>C(7,t)=Round(t×78)]]>→与D(7，t)最多相差1以上的D(P，t)与C(P，t)不论t为何值时，两者最多相差只有1，通式如下在t基本工作时间脉冲，最均匀脉冲输出通过零点的次数为
|Σi=1NAi×(t2i)|,Ai∈{0,1}]]>而最接近的数字化数值为Round(Σi=1NAi×(t2i)),Ai∈{0,1}]]>在t基本工作时间脉冲，本算法通过零点的次数为|Σi=1NAi×Round(t2i)|,Ai∈{0,1}]]>此数值与理想方波输出通过零点次数的数字化数值相差只有1，即|Σi=1NAi×Round(t2i)-Round(Σi=1NAi×(t2i))|≤1,Ai∈{0,1}]]>所以，依照本发明的波形及产生方法，其输出波形的数字逻辑状态，与理想方波相对照，任何基本工作时间脉冲点，两者传送的脉冲数仅差半个脉冲，也就是在对应逻辑0与1变化的次数，仅相差一个通过零点次数。
以下再就根据本发明高速数字信号传输脉冲波形及产生方法而完成信号发送端、接收端的实施例，配合发送端及接收端的实体电路装置做说明，但绝非以此限制本发明的范围。
实施例一如图8所示，是在信号发送端上的每个取样周期内先产生出本发明波形向量，而后利用基本工作时间脉冲的上升或下降缘将此脉冲波形向量循序输出的发送端BRM实体电路装置，包含一计数器30、资料缓存器41、内存42，其中内存42的型态不拘，在本实施例是以只读存储器(ROM)为实施型态。使用者要求输出脉冲个数经402传到缓存器41，而缓存器41的锁存信号是由计数器30输出的最高位403决定，使此BRM在周期的一开始将资料锁存进缓存器中。计数器30的信号来源为输入时间脉冲401，其计数值输出404接到内存42的列地址(Row Address)，而内存42的行地址(Column Address)由缓存器41的输出405决定，即使用者可设定要输出的脉冲数。
如图8所示的内存42内事先存放经过本发明波形的函数演算所得的数值，以传送三位数字信息(N＝3)为例，代入本发明波形的函数演算求得P＝0，1，2，3，4，5，6，7及基本工作时间脉冲t＝0，1，2，3，4，5，6，7时的状态如下…N＝3，P＝1，t＝3，2N＝23＝8status＝AveragePulseGenerator(t，N，P)＝-(-1)round(t/8)＝-(-1)round(3/8)＝-(-1)(0)＝-1N＝3，P＝1，t＝4status＝AveragePulseGenerator(t，N，P)＝-(-1)round(t/8)＝-(-1)(1)＝+1…
N＝3，P＝5，t＝3status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t/8)+Round(t*4/8)]＝-(-1)[Round(3/8)+Round(3*4/8)]＝-(-1)[Round(0.375)+Round(1.5)]＝-(-1)
＝-1N＝3，P＝5，t＝4status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t/8)+Round(t*4/8)]＝-(-1)[Round(4/8)+Round(4*4/8)]＝-(-1)[Round(0.5)+Round(2)]＝-(-1)[1+2]＝+1…N＝3，P＝6，t＝3status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t*2/8)+Round(t*4/8)]＝-(-1)[Round(3*2/8)+Round(3*4/8)]＝-(-1)[Round(0.75)+Round(1.5)]＝-(-1)[1+2]＝+1N＝3，P＝6，t＝4status＝AveragePulseGenerator(t，N，P)＝-(-1)[Round(t*2/8)+Round(t*4/8)]＝-(-1)[Round(4*2/8)+Round(4*4/8)]＝-(-1)[Round(1)+Round(2)]＝-(-1)[1+2]＝+1…结果将-1部分以0取代，整理如表2，存放在内存42中
表2
因为本发明的波形具有对称特性，同时配合计数器30，所以基本工作时间脉冲只须算到半个周期即可。而内存42的行地址(Column Address)由缓存器41的输出405决定，即使用者可设定要输出的脉冲数，并用来控制内存42的输出406接到Fo即可得到如图4的结果。
再配合图9所示，是图8所示一个三位计数器30的实体电路装置，包括数个D型正反器31，32，33，34串接作为计数器，该D型正反器31，32，33，34为上缘触发的型态，{Q4\，Q3\，Q2\，Q1\}为计数值，当复位信号302为低电位时，{Q4\，Q3\，Q2\，Q1\}计数值为0，当复位信号302为高电位时，D型正反器在接收到C0时间脉冲301输入后，{Q4\，Q3\，Q2\，Q1\}开始向下计数，将Q1\，Q2\，Q3\分别与Q4\经XOR(异或)逻辑门35，36，37的逻辑运算，可以得到{A2，A1，A0}为上下数计数，可满足上下数的需求。在计数器复位归零后，此{A2，A1，A0}地址根据时间脉冲变化的顺序为0，1，2，3，4，5，6，7，7，6，5，4，3，2，1，0，即在完成上数后自动下数，如此反复。各信号根据基本工作时间脉冲变化情况如表3
表3t Q4 Q3 Q2 Q1 A2 A1 A0 {A2，A1，A0}01111000011110001121101010231100011341011100451010101561001110671000111780111111790110110610 0101101511 0100100412 0011011313 0010010214 0001001115 00000000实施例二如图10所示，利用数字逻辑电路产生并同时输出本发明波形的发送端BRM实体电路装置，包含一个计数器50、资料缓存器41、基本工作频率产生器60、选波器70及脉冲合成器80 。使用者要求输出脉冲个数经902传到缓存器41，而缓存器41的锁存信号是由计数器50输出的最高位903决定，使此BRM在周期的一开始将资料锁存进缓存器中。计数器50的信号来源为输入时间脉冲901，其计数值输出904接到基频产生器60产生基本脉冲906，再经选波器70选择适用的基本脉冲，选择的方法则是由资料缓存器41的值905决定，即使用者可设定要输出的脉冲数。选出的基本脉冲907最后经过脉冲合成器80合成出所要的输出脉冲。
如图11所示，为图10所示一个三位计数器50的实施例，包括数个D型正反器51，52，53串接作为计数器，D型正反器51，52，53为上缘触发的型态，{C3，C2，C1}为计数值，当复位端信号502为低电位时，{C3，C2，C1}计数值为0，当复位端信号502为高电位时，D型正反器51在接收到C0输入时间脉冲501输入后，{C3，C2，C1}开始计数。
再配合图12a所示，为图10所示一个三位基频产生器60的实施例，包括有数个XOR门61、62及63。将C0输入时间脉冲601与计数器50的C1计数器值602经XOR门61逻辑运算后，可以得到M0基本时间脉冲605 。将计数器50的C1计数器值602与计数器50的C2计数器值603经XOR门62逻辑运算后，可以得到M1基本时间脉冲606。将计数器50的C2计数器值603与计数器50的C3计数器值604经XOR门63逻辑运算后，可以得到M2基本时间脉冲607。
图12b是图10中三位的基频产生器60另一实施例。C0输入时间脉冲611、计数器50的C1计数器值614及计数器50的C1计数器值614，分别作为负缘触发D型正反器64，65，66的锁存信号源。将负缘触发D型正反器64，65，66的Q\输出613，615，617分别接回自己的D输入，如此，输出的613，615，617信号即为基本时间脉冲M0，M1，M2。当复位端信号612为低电位时，M0，M1，M2输出亦为低电位，当复位端信号612为高电位时，M0，M1，M2分别根据输入的C0，C1，C2的时间脉冲变化而改变。
图12a、12b输出的基本时间脉冲M0，M1，M2的波形与本发明的波形相同。
又根据图11所示，选波器70是将基频产生器60产生的基本时间脉冲906根据资料缓存器41的二进制数值905，即使用者设定要输出的脉冲数，来选择基本时间脉冲，所以是将基本时间脉冲906与对应的资料缓存器41的输出位905作AND的逻辑运算，因为任何逻辑值与1(高电位)作AND门的逻辑运算，其结果仍为它本身，而任何作何逻辑值与0(低电位)作AND门的逻辑运算，其结果必定为0，利用这一特性，即可选出想要的基本时间脉冲。而脉冲合成器80则是将选到的基本时间脉冲907作XOR门的运算，即可以得到本发明的波形，如图4、图5。
实施例三如图13所示，为信号接收端以计数器计数从信号发送端发送的脉冲数目，读取后清除的实体电路。表示数值的脉冲信号952及表示方向的方向信号951分别输入计数器95。计数器95会根据方向951决定上数或下数。每当952有一个上升缘或下降即计数一次。接收端数字系统根据读取周期，固定由954送入读取信号由953的数字阜读取计数器的计数值。在读取值的同时954读取信号也触发复位，将计数器复位为零以备计数下一个周期的脉冲数。
权利要求
1.一种高速数字信号传输脉冲的波形，其特征在于该波形是由传输周期基本时间脉冲的2的指数倍波宽的两种半波所均匀组合而成，在基本工作时间脉冲周期为传输脉冲数目的整数倍时，该波形的各方波波宽相等且均匀分布于整个传输周期的理想均匀方波，在基本工作时间脉冲周期为传输脉冲数目的非整数倍时，该波形由一种基本方波、及另外一种波宽为基本方波两倍的方波的半波所均匀混合组成，且均匀分布于整个传输周期；该波形是以周期的一半作分隔为对称，具有2倍数重现性；该波形所对应的逻辑状态，在一个周期的开始及结束，其逻辑必固定为0或1；该波形所传送的脉冲数，与波宽相等且均匀分布的理想均匀方波波形所传送的脉冲数比较，最多仅差半个脉冲。
2.一种产生如权利要求1的高速数字信号传输脉冲波形的方法，其步骤包含a.订立基本工作时间脉冲点t；b.设定一周期储存的位数N，即以N位来储存一周期可输出的脉冲数；c.计算出一周期的时间T；d.设定一周期要传递的脉冲数P；e.计算输出波形在一时间周期T内各基本工作时间脉冲t的0与1的逻辑状态；f.输出均匀脉冲波形向量资料，即累计步骤e所得该时间周期T内的该N位的波形逻辑状态计算结果来输出脉冲波形的向量资料；g.由发送端以各时间周期T具有脉冲数P而输出发送均匀脉冲给接收端，即根据发送端利用固定时间脉冲及数字逻辑，将步骤f所得的均匀脉冲波形向量资料循序以均匀脉冲方式输出；h.接收端以计数所收到的波数，即接收端以计数器计数所收到的波数；以及i.接收端读取计数值，即接收端在接收波数后，以固定的取样频率读取计数值；其特征在于，根据上述的各步骤，使信号发送端上的每个取样周期内产生如权利要求1的高速数字信号传输脉冲波形向量，然后利用固定时间脉冲，将该脉冲波形向量循序输出，或者是利用一数字逻辑装置产生并同时输出该波形；在信号接收端上则以一计数器装置计数所接收的波数，再以固定的取样频率读取该计数值，读出如权利要求1的高速数字信号传输脉冲波形。
3.如权利要求2的方法，其特征在于，该步骤c中的周期时间T，其值为(T)＝2N+1个基本工作时间脉冲。
4.如权利要求2的方法，其特征在于，该步骤d中的一周期要传送的脉冲数P，其值P≤2N-1。
5.一种传输高速数字信号传输脉冲的装置，其包含有一信号发送端，包括有一计数器、缓存器及内存，其中内存内部预先储存有如权利要求1所述的高速数字信号传输脉冲波形的向量资料，该缓存器具有一输入端，用来输入输出脉冲个数，而缓存器的锁存信号是由计数器输出的最高位决定，周期的一开始将资料锁存进缓存器中，而计数器的信号来源为一输入时间脉冲，其计数值输出端则连接到内存的列地址，而内存的行地址则连接到缓存器的输出端，通过由缓存器及计数器共同控制内存输出设定要输出的脉冲数及波形；以及，一信号接收端，至少包括有一计数器，接收来自信号发送端表示数值的脉冲信号及表示方向的方向信号，根据方向信号决定上数或下数，且每当脉冲信号有一个上升缘或下降即计数一个脉冲数，并具有一读取控制端，以读取周期固定由读取控制端送入读取信号，再由一数字端口读出计数器的计数值，在读取该计数值的同时，读取控制端的读取信号同时触发复位，将计数器复位为零，以计数下一个周期的脉冲数，其特征在于，信号发送端上的每个取样周期内产生如权利要求1的高速数字信号传输脉冲波形向量，然后利用固定时间脉冲，将该脉冲波形向量循序输出，或者是利用一数字逻辑装置产生并同时输出该波形；在信号接收端上则以一计数器装置计数所接收的波数，再以固定的取样频率读取该计数值，读出如权利要求1的高速数字信号传输脉冲波形。
6.如权利要求5所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端的内存为只读存储器构成。
7.如权利要求5所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端的计数器由数个D型正反器串接及异或门逻辑电路构成。
8.如权利要求5所述的高速数字信号传输脉冲装置，其特征在于，该D型正反器为上缘触发的型态。
9.一种传输高速数字信号传输脉冲的装置，其包含有一信号发送端，包括有一计数器、缓存器、基频产生器、选波器及脉冲合成器，其中缓存器具有一输入端，可供输入输出脉冲个数设定资料，而缓存器的锁存信号是由计数器输出的最高位决定，而在周期的一开始将资料锁存进缓存器中，而计数器由一输入时间脉冲提供信号来源，并具有一计数值输出端连接到基频产生器，用基频产生器产生一基本脉冲，再经选波器选择适用的基本脉冲，其选择方式是由资料缓存器的输出值决定，即通过设定要输出的脉冲数，而选波器选出的基本脉冲最后经过脉冲合成器合成出所要的输出脉冲数及波形；以及，一信号接收端，至少包括有一计数器，接收来自信号发送端表示数值的脉冲信号及表示方向的方向信号，根据方向信号决定上数或下数，且每当脉冲信号有一个上升缘或下降即计数一个脉冲数，并具有一读取控制端，以读取周期固定由读取控制端送入读取信号，再由一数字端口读出计数器的计数值，在读取该计数值的同时，读取控制端的读取信号同时触发复位，将计数器复位为零，以计数下一个周期的脉冲数；其特征在于，信号发送端上的每个取样周期内产生如权利要求1的高速数字信号传输脉冲波形向量，然后利用固定时间脉冲，将该脉冲波形向量循序输出，或者是利用一数字逻辑装置产生并同时输出该波形；在信号接收端上则以一计数器装置计数所接收的波数，再以固定的取样频率读取该计数值，读出如权利要求1的高速数字信号传输脉冲波形。
10.如权利要求9所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端的内存为只读存储器构成。
11.如权利要求9所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端的计数器为数个D型正反器串接构成。
12.如权利要求11所述的高速数字信号传输脉冲装置，其特征在于，该D型正反器为上缘触发的型态。
13.如权利要求9所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端的基频产生器由数个异或门构成。
14.如权利要求9所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端中的基频产生器由数个D型正反器组成。
15.如权利要求14所述的高速数字信号传输脉冲装置，其特征在于，该D型正反器为负缘触发的型态。
16.如权利要求9所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端的选波器为与门所构成。
17.如权利要求9所述的高速数字信号传输脉冲装置，其特征在于，该信号发送端的脉冲合成器由异或门所构成。
全文摘要
一种高速数字信号传输脉冲的波形，该波形是由传输周期基本时间脉冲的2的指数倍波宽的两种半波所均匀组合而成，在基本工作时间脉冲周期为传输脉冲数目的整数倍时，该波形的各方波波宽相等且均匀分布于整个传输周期的理想均匀方波，在基本工作时间脉冲周期为传输脉冲数目的非整数倍时，该波形由一种基本方波及另外一种波宽为基本方波两倍的方波的半波所均匀混合组成，且均匀分布于整个传输周期；该波形是以周期的一半作分隔为对称，具有2倍数重现性；该波形所对应的逻辑状态，在一个周期的开始及结束，其逻辑必固定为0或1；该波形所传送的脉冲数，与波宽相等且均匀分布的理想均匀方波波形所传送的脉冲数比较，最多仅差半个脉冲。
文档编号H03L7/18GK1527483SQ0310519
公开日2004年9月8日 申请日期2003年3月6日 优先权日2003年3月6日
发明者江士标, 李栋梁, 杨启明, 张新民, 黄全富 申请人:视动自动化科技股份有限公司