专利名称：控制输出阻抗和转换速率的半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路装置，涉及一种电路技术，其合适地使用能够以系统中高的频率来进行数据传送的半导体集成电路装置。
背景技术：
为了高速(高频率)进行存储器LSI(大规模集成电路)和MPU(微处理器)之间等的数据传送，需要进行传送系统的阻抗匹配、抑制由反射导致的传送波形的失真。在高速同步SRAM(静态随机存取存储器)产品中，具有这样的调整方法，即为了阻抗匹配，将输出驱动器的阻抗调整为与同专用LSI管脚连接的电阻元件的电阻值相等。
另外，对于传送数据输出时的转移时间(上升/下降)，为了抑制由(1)封装内的信号反射，(2)封装电感导致的同时输出切换噪声的产生(由瞬变导致的波形扰乱)，希望将传送频率变长到界限。为此，需要调整输出转移时间(转换速率)，使得数据传送时的数据窗口宽度变得最大。在高速同步SRAM产品中，转换速率调整不利用驱动器来进行，是通过LSI安装板上的负荷调整等来进行调整。根据形成本发明后的已知例的检索，作为与上述输出阻抗调整和转换速率调整相关的内容，报告存在下面的公报。
专利文献1特开平10-242835号公报专利文献2特开2001-156618号公报专利文献3
特开2002-135102号公报在专利文献1中，公开了下述内容，分别设置输出阻抗调整用晶体管和转换速率调整用晶体管，对转换速率调整用晶体管的栅极增加冲击脉冲(shot pulse)来控制上升时间，通过阻抗调整用晶体管来确定输出电压电平。这样能够独立地控制转换速率和阻抗。
在专利文献2中，公开了这样的稳定转换速率的转换速率控制装置。在输出端设置依次变大晶体管尺寸的漏极开路型缓冲器，转换速率控制系统构成为，由PLL、分频电路、EOR、脉冲发生电路、延迟器构成的n位计数器。对由PLL产生的时钟的每1/2周期上计数/下计数，从阻抗大的晶体管(小尺寸的晶体管)开始顺序导通，或者从阻抗小晶体管开始顺序关闭，通过这样，在n/2周期后电平上升(下降)。另外，对个别的追加阻抗调整用漏极开路缓冲器，调整最终的输出阻抗。
在专利文献3中，公开了一种输出电路，由包含在第一晶体管和第二晶体管的串联连接位置和外部端子之间设置的第一导电型的第三晶体管，与其并联连接的第二导电型的第四晶体管来构成阻抗匹配电路。通过第一导电型的第三晶体管和第二导电型的第四晶体管的并联合成阻抗，来使得传送路线的阻抗匹配，实现了形成阻抗匹配电路的各个晶体管的栅极宽度变小，实现了具有转换速率控制功能和阻抗匹配功能的输出电路的芯片占有面积的降低。
在专利文献1所公开的技术中，因为阻抗/转换速率使用单独的晶体管，所以与LSI管脚连接的晶体管的数量增加，管脚的电容增加。存在着由该寄生电容导致信号传送中的反射噪声增加的问题。在专利文献2所公开的技术中，进行转换速率调整的缓冲器尺寸固定，进行阻抗调整的缓冲器是可变的，来决定最终的阻抗值，为这种方式，所以具有这种问题，在制造工序、动作环境变化的情况下，转换速率调整缓冲器的驱动力变化，上升/下降的时间根据条件而变化。在专利文献3所公开的技术中，由于转换速率控制用晶体管和阻抗匹配用晶体管串联连接，所以不能独立地设定转换速率和阻抗。另外，具有在制造工序、动作环境变化的情况下，转换速率也发生变化这样的问题。
发明内容
本发明的目的在于，提供一种半导体集成电路装置，其能够相互独立设定阻抗调整和转换速率调整，简化调整电路的构成。本发明的其它目的在于，提供一种半导体集成电路装置，对于任意的输出电压其阻抗比不依赖于设定值而是一定的。本发明的其它目的在于，提供一种半导体集成电路装置，具有输出电路，即使在环境条件变化、将阻抗设定为设定值的MOSFET的组合变化的情况下，只要阻抗一定，就将转换速率量保持一定。本发明的其它目的在于，提供一种实现输出电路和输入电路高集成化的半导体集成电路装置。本发明的其它目的在于，提供一种半导体集成电路装置，其能够提供使用更方便的系统中数据的传送速率。本发明的所述内容及其目的和新的特点，由本说明书中的所述内容和附图可明确。
如果对本申请中所公开的发明中代表内容进行简要说明，如下述。使用将输出电路形成并联形式的多个输出MOSFET，通过第一控制部件选择上述多个输出MOSFET中导通状态的个数，进行输出阻抗的调整，通过第二控制部件来进行成为上述导通状态的上述输出MOSFET的驱动信号的调整，由此进行转换速率的调整。
如果对本申请中所公开的发明中的其它代表内容进行简要说明，如下述。相对接收从外部端子供给的输入信号的输入电路，连接上述外部端子，设置具有形成并联形式的多个MOSFET的终端电路，通过第三控制部件调整上述多个MOSFET中成为导通状态的个数，进行终端电阻的电阻值的调整。
如果对本申请中所公开的发明中的其它代表内容进行简要说明，如下述。相对由形成并联形式的多个构成的输出MOSFET的输出节点与外部端子连接的输出电路，通过第一控制部件选择上述多个输出MOSFET中成为导通状态的个数，进行输出阻抗的调整，通过第二控制部件进行成为上述导通状态的上述输出MOSFET的驱动信号的调整，由此进行转换速率的调整，相对接收从上述外部端子供给的输入信号的输入电路，将具有形成并联形式的多个MOSFET的终端电路通过开关电路与上述外部端子连接，通过第三控制部件来调整上述多个MOSFET中成为导通状态的个数，来进行终端电阻的电阻值的调整。
图1是表示本发明的半导体集成电路装置中设置的输出缓冲器的一实施例的概略电路图。
图2是表示图1的输出预缓冲器3的一实施例的电路图。
图3是表示驱动使用P沟道型输出MOSFET的输出缓冲器的输出预缓冲器的一个实施例的电路图。
图4是表示本发明的所述图1所示的输出缓冲器1的阻抗设定方法的一个实施例的说明图。
图5是表示图2的输出预缓冲器3的驱动力设定方法的一个实施例的说明图。
图6是表示看图1的输出缓冲器组20～22的每个时的阻抗的说明图。
图7是表示本发明的半导体集成电路装置中设置的输出缓冲器的另一实施例的概略电路图。
图8是表示本发明的半导体集成电路装置中设置的输出缓冲器的另一实施例的构成图。
图9是表示本发明的输出缓冲器的构成单位的一实施例的电路图。
图10是表示对图9所示的输出缓冲器的阻抗的输出电压特性进行电路模拟而分析的特性图。
图11是表示对图9所示的输出缓冲器的阻抗的输出电压特性进行电路模拟而分析的另一特性图。
图12是表示图8的实施例的每个阻抗编码#的小组分割形成的阻抗分割比率的特性图。
图13是对图8的实施例的阻抗编码和输出阻抗的关系进行电路模拟而分析的特性图。
图14表示对转换速率和SRAM电源噪声的关系进行电路模拟而分析的特性图。
图15是图14的电路模式中所使用的评价模式的方框图。
图16是表示本发明的输出缓冲器单元的一实施例的构成图。
图17是表示本发明的输出缓冲器的一实施例的布局图。
图18是表示本发明适用的半导体存储器的一实施例的方框图。
图19是表示图18的半导体存储器的数据输入输出电路DIO中的一个实施例的方框图。
图20是表示本发明适用的半导体存储器的另一实施例的方框图。
图21是表示图20的半导体存储器的数据输入输出电路DIO中的本发明部分的一个实施例的方框图。
图22是表示图20的半导体存储器的数据输入输出电路DIO中的本发明部分的其它一个实施例的方框图。
图23是表示本发明的输出预缓冲器电路的其它一个实施例的电路图。
图24是表示本发明的输出预缓冲器电路的其它一个实施例的电路图。
图25是表示本发明所适用的半导体存储器的一实施例的芯片布局图。
图26是表示本发明适用的半导体集成电路装置的其它一实施例的方框图。
图27是表示本发明的半导体集成电路装置的带有输入终端电阻的输入输出电路的一个实施例的布局图。
图28是将图27的输入输出电路方框化的布局图。
图29是图27的输入输出电路的等价电路图。
图30是表示为容易理解图29的输入输出电路而进行了变形的电路图。
图31是表示本发明的半导体集成电路装置中所形成的带有终端电阻的输入输出电路的一个实施例的具体布局图。
图32是表示图31的A-A’的一个实施例的元件截面图。
图33是表示图31的B-B’的一个实施例的元件截面图。
图34是表示图31所示的输入输出电路的等价电路图。
图35是表示本发明的半导体集成电路装置的带有输入终端电阻的输入电路的一个实施例的布局图。
图36是表示将图35的输入电路方框化的布局图。
图37是表示图35的输入电路的等价电路图。
图38是表示为容易理解图37的输入电路而进行了变形的电路图。
图39是表示本发明的终端电阻的阻抗调整电路的一实施例的方框图。
图40是表示用于说明图39所示的阻抗调整电路的电流-电压特性图。
图41是表示本发明的半导体存储器芯片中的终端电阻的阻抗调整电路的一个实施例的整体方框图。
图42是表示本发明的半导体存储器芯片中的终端电阻的阻抗调整电路的其它一个实施例的整体方框图。
图43是表示本发明的终端电阻块的一个实施例的电路图。
图44是表示本发明的终端电阻块的其它一个实施例的电路图。
图45是表示对图43和图44的终端电阻电路的过渡阻抗变化进行模拟而评价的模型电路的方框图。
图46是表示使用图43所示的终端电路的情况的由模拟形成的噪声波形图。
图47是表示使用图44所示的终端电路的情况下由模拟形成的噪声波形图。
具体实施例方式
图1是表示本发明的半导体集成电路装置中设置的输出缓冲器的一个实施例的概略电路图。该实施例的输出缓冲器1为漏极开路形式的输出电路。输出缓冲器1由多个N沟道的输出MOSFET100～122构成。这些输出MOSFET100～122的漏极与输出端子DQ共同连接，通过对源极给予电路的接地电位来形成并联形式。为了更详细地说明，输出MOSFET100～122由100～102、110～112和120～122的9个构成，排列成3行×3列。上述9个输出MOSFET100～122不特别限于此，只要形成为各个导通电阻值为3*R(＝3×R)那样互相相等即可。
设置与上述输出MOSFET100～122的每个相对应的输出缓冲器3。输出缓冲器3由分别与上述各个输出MOSFET100～122对应的300～302、310～312和320～322的9个构成，排列成3行×3列。由上述9个输出缓冲器300～322形成的驱动信号，传送到上述对应的输出MOSFET100～122的栅极。
输出MOSFET100～122中的输出MOSFET100～102为与阻抗调整编码IC0相对应的输出缓冲器组10，输出MOSFET110～112和120～122为与阻抗调整编码IC1相对应的输出缓冲器组11。另外，输出MOSFET100～122中的输出MOSFET100、110、120为输出缓冲器组20，输出MOSFET101、111、121为输出缓冲器组21，输出MOSFET102、112、122为输出缓冲器组22。
对与输出缓冲器组10的输出MOSFET100～102相对应的输出缓冲器300～302，供给阻抗调整编码IC0。对与输出缓冲器组11的输出MOSFET110～122相对应的输出缓冲器310～312和320～322，供给阻抗调整编码IC1。
在与上述输出缓冲器组20的输出MOSFET相对应设置的预缓冲器300、310、320，和与上述输出缓冲器组21的输出MOSFET相对应设置的预缓冲器301、311、321，和与上述输出缓冲器组22的输出MOSFET相对应设置的预缓冲器302、312、322，分别供给转换速率调整编码SR0、SR1和SR3。这些转换速率调整编码SR0、SR1和SR3，分别由<0:2>所示的3位信号构成。然后，上述9个输出预缓冲器300～322，供给数据输入D。该数据输入D由未图示的内部电路形成，通过上述输出端子DQ向半导体集成电路装置的外部输出的应是数据信号。
在该实施例中，将输出MOSFET100～122的导通电阻值设为3*R(＝3×R)，由此在利用阻抗调整编码IC0控制的输出缓冲器组10中，整个阻抗是R，在利用阻抗调整IC1控制的输出缓冲器组11中，整个阻抗是R/2。
然后，在该实施例中，所述的各输出缓冲器组，分为由转换速率调整编码SR0<0:2>控制的输出缓冲器组20，和由转换速率调整编码SR1<0:2>控制的输出缓冲器组21，和由转换速率调整编码SR2<0:2>控制的输出缓冲器组22。上述输出预缓冲器3形成为，与相同尺寸的输出MOSFET连接的预缓冲器电路的常数相同。
图2表示图1的输出预缓冲器3的一实施例的电路图。在该图中，D是数据输入端子，OUT是输出端子，与作为输出缓冲器的所述输出MOSFET100等的栅极连接。另外，IC是阻抗调整编码输入端子，SR<0>、SR<1>、SR<2>是转换速率调整编码输入端子。
P沟道MOSFET40～42形成为并联形式，共同连接的漏极与输出端子OUT连接。上述P沟道MOSFET40～42共同连接的源极，通过接收从数据输入端子D供给的应该输出的数据的P沟道MOSFETQ43，供给电源电压VDD。在上述输出端子OUT和电路的接地电位VSS之间，设置N沟道MOSFETQ53，通过从上述数据输入端子D供给的应该输出的数据来开关控制。
在上述输出端子OUT和电路的接地电位VSS之间，N沟道MOSFET50～52设置成串联形式。上述P沟道MOSFET40～42和N沟道MOSFET50～52的各个栅极共用，传送与非门电路60、61、62的输出信号。上述与非门电路60～62的一个输入，供给来自上述输入端子IC的阻抗调整编码IC0或者IC1。上述与非门电路60～62的其它输入，供给来自上述输入端子SR<0>、SR<1>、SR<2>的转换速率调整编码SR0<0:2>、SR1<0:2>、SR3<0:2>中的任一个。
该实施例的输出预缓冲器，由阻抗调整编码输入端子IC切换选择或者非选择。为此，在图2中，所述IC0或者IC1供给阻抗调整编码输入端子IC，由此，能够选择动作的输出缓冲器组(10，11)。另外，在转换速率调整编码输入端子，选择所述SR0～SR2<0:2>中的任一个，选择P沟道MOSFET40～42中为导通状态的PMOS的组合，改变输出预缓冲器的负载驱动力(导通电阻)。即，进行传送到输出MOSFET100等的栅极的驱动信号的上升时间的调整。
构成图1的输出缓冲器1的N沟道型输出MOSFET100～122，可以置换为P沟道型的输出MOSFET。即，也可以在电源电压侧设置P沟道型的输出MOSFET，从输出端子DQ输出高电平的输出信号。
图3表示了驱动使用上述P沟道型输出MOSFET的输出缓冲器的输出预缓冲器的一个实施例的电路图。在该图中，与所述图2相同，D是数据输入端子，OUT是输出端子，与作为输出缓冲器的所述P沟道型输出MOSFET的栅极连接。另外，与所述图2相同，IC是阻抗调整编码输入端子，SR<0>、SR<1>、SR<2>是转换速率调整编码输入端子。
该实施例的输出预缓冲器构成为，更换所述图2的P沟道MOSFET和N沟道MOSFET的连接关系。即，用于将P沟道型的输出MOSFET设为导通状态的驱动信号，由为并联形式的N沟道MOSFET40～42形成，作为用于对此供给电路的接地电位VSS的开关，使用接收数据D的N沟道MOSFET43。与上述数据D对应将输出端子OUT重置为高电平的MOSFET，为P沟道MOSFET53。而且，P沟道MOSFET50～52设置在形成串联形式的输出端子和电源电压VDD之间。另外，接收阻抗调整编码IC和转换速率调整编码SR<0>、SR<1>、SR<2>的门电路60～62，为与门电路，代替与非门电路。
图4表示了本发明的所述图1所示的输出缓冲器1的阻抗设定方法的一个实施例的说明图。通过设定阻抗调整编码IC0、IC1，能够选择动作的输出缓冲器组，将输出阻抗设定在∞到R/3之间。即，IC1、IC0是00时，没有动作的输出MOSFET，输出阻抗是∞。在IC1、IC0是01时，输出MOSFET100～102共3个动作，输出阻抗是R。在IC1、IC0是10时，输出MOSFET110～112和130～132共6个动作，输出阻抗是R/2。而且，在IC1、IC0是11时，输出MOSFET100～102、110～112和130～132共9个全部动作，输出阻抗是R/3。
图5是表示图2的输出预缓冲器3的驱动力设定方法的一个实施例的说明图。通过设定转换速率调整编码SR<0>、SR<1>、SR<2>，能够选择为导通状态的P沟道MOSFET40～42的组合，改变电路的负载驱动力(导通电阻)，将输出转换速率从大到小来设定。即，通过由3位构成的转换速率调整编码SR<0>、SR<1>、SR<2>，设定与除了000的组合之外的7种对应的为导通状态的P沟道MOSFET40～42的组合，由此能够设定7种导通电阻值。作为其前提，要使得导通电阻值不同，使得上述MOSFET40～42中，MOSFET42>MOSFET41，MOSFET40//41>MOSFET40。这里，MOSFET40//41表示MOSFET40和41的并联合成电阻值。
图6是表示看图1的每个输出缓冲器组20～22时的阻抗的说明图。在图1的实施例中，通过分别改变输入到与输出缓冲器组20～22所对应的输出预缓冲器的转换速率编码，来改变导通各个输出缓冲器组的驱动波形。这里，即使改变阻抗编码，输出缓冲器组20～22之间的阻抗比也为一定。为此，例如即使在温度从T0变化到T1，调整输出阻抗的编码(IC1，IC0)从(1，0)变化为(1，1)的情况下，由于阻抗是R/2[T＝T0]＝R/3[T＝T1]，所以各个输出缓冲器组20～22间的阻抗也保持一定。(5*R[T＝T0]＝R[T＝T1])。为此，转换速率也保持一定。
在上面的实施例中，阻抗调整和转换速率调整不相互影响，能够分别(独立)地设定，能够简化调整电路的构成。此外，使得进行阻抗调整的MOSFET和进行转换速率调整的MOSFET使用共同的输出MOSFET，与对每个个别设置缓冲器的情况相比，能够降低管脚电容。另外，即使在温度或者电压的环境条件变化，将阻抗设为设定值的输出MOSFET的组合变化的情况下，只要阻抗是一定就能够将转换速率量保持为一致。
图7是表示本发明的半导体集成电路装置中设置的输出缓冲器的其它一实施例的概略电路图。该实施例构成为，组合从输出端子DQ送出高电平和低电平的输出信号的如图1所示的下拉侧的输出缓冲器1，和由所述说明的P沟道型的输出MOSFET200～222所构成的上拉侧的输出缓冲器2。即，具有与CMOS输出电路相等的输出功能。
下拉侧的输出缓冲器1和驱动其的输出预缓冲器3，与所述图1的实施例的N沟道型的输出MOSFET形成的漏极开路输出电路相同。另外，上拉侧的输出缓冲器2中，所述图1的输出MOSFET置换为P沟道MOSFET，驱动其的输出预缓冲器4，使用与所述图3所示的输出预缓冲器相同的预缓冲器。
在该实施例中，象所述那样，由上拉侧输出缓冲器2和下拉侧输出缓冲器1构成。与它们分别对应设置图2和图3所示的输出预缓冲器。在该实施例中，由阻抗调整编码输入ICn0和ICn1调整下拉侧输出缓冲器的阻抗，由转换速率调整编码输入SRn0<0:2>～SRn2<0:2>来调整转换速率，由阻抗调整编码输入ICp0和ICp1调整上拉侧输出缓冲器的阻抗，由转换速率调整编码输入SRp0<0:2>～SRp2<0:2>调整转换速率。
另外，在该实施例中，即使阻抗编码ICn0和ICn1变化，由N沟道型构成的输出MOSFET100、110、120的小组，和输出MOSFET101、111、121的小组，和输出MOSFET102、112、122的小组之间的阻抗比保持一定，另外，即使阻抗编码ICp0和ICp1变化，由P沟道型构成的输出MOSFET200、210、220的小组，和输出MOSFET201、211、221的小组，和输出MOSFET202、212、222的小组之间的阻抗比保持一定。
在图7的实施例中，阻抗调整和转换速率调整不相互影响，能够分别(独立)地设定，能够简化调整电路的构成。此外，使得进行阻抗调整的MOSFET和进行转换速率调整的MOSFET使用共同的输出MOSFET，与对每个个别设置缓冲器的情况相比，能够降低管脚电容。另外，即使在温度或者电压的环境条件变化，将阻抗设为设定值的输出MOSFET的组合变化的情况下，只要阻抗是一定就能够将转换速率量保持为一定。
图8表示本发明的半导体集成电路装置中设置的输出缓冲器的其它一实施例的构成图。在该图中，DQP是上拉侧数据输入，DQN是下拉侧数据输入，DQ是数据输出端子。通过选择下拉侧的N沟道型输出MOSFET的阻抗调整编码JZN<0:6>，和选择上拉侧的P沟道型输出MOSFET的JZP<0:6>，通过从×1倍～×64倍的阻抗分类中选择适当的组合，来进行阻抗调整。
在该实施例中，将本发明使用于×16倍～×64倍的输出MOSFET的部分来调整转换速率，所以将这些输出MOSFET部分分为S1～S3的小组。小组S1是最初进行开关的输出MOSFET组，小组S2是从将小组S1的输出MOSFET设为导通状态开始，经过Δt1时间后进行开关的输出MOSFET组，小组S3是从将小组S2的输出MOSFET设为导通状态开始，经过Δt2时间后进行开关的输出MOSFETMOS组。
在该实施例中，由输出MOSFET和与其串联连接的电阻元件构成输出缓冲器，将MOSFET的导通电阻和电阻元件的电阻值的比设为一定。为此，由于输出MOSFET的源极/漏极端的电压(Vds)不依赖于分割缓冲器尺寸为一定，所以，即使输出电压变化阻抗比也相同。因此，哪个输出电压中，其阻抗比都不依赖于设定值而为一定。
阻抗控制是通过上拉侧和下拉侧各7位的控制信号JZP<0:6>，JZN<0:6>来进行输出MOSFET的阻抗控制，转换速率的控制是通过由控制信号JSR<0:18>的控制信号来改变MOSFET的W尺寸(沟道宽度)来进行的，该MOSFET形成供给输出MOSFET的栅极的驱动信号。为此，阻抗调整和转换速率调整不相互影响，能够分别(独立)地设定，能够简化调整电路的构成。此外，进行阻抗调整的MOSFET和进行转换速率调整的MOSFET由共同的输出MOSFET来实现，所以与对各个进行设置输出缓冲器(输出MOSFET)的情况相比，能够降低外部端子DQ的管脚电容。
即使由温度或电压等的环境变化等导致的阻抗调整编码JZN<0:6>或者JZP<0:6>变化，通过分类MOS以不改变进行了转换速率控制的MOSFET(S1～3)的尺寸比，可将转换速率保持为一定。
在该实施例中，在通常动作用小组S1中设置×8倍输出MOSFET和驱动其的输出预缓冲器PBF，在小组S3中设置×16倍输出MOSFET和驱动其的输出预缓冲器PBF，整体构成为×24倍的输出缓冲器。通过这样，设定该实施例的输出缓冲器的输出阻抗的最大值。即，即使阻抗调整编码JZN<0:6>或JZP<0:6>全部是零，上述经常动作用的输出缓冲器也动作，由此导致的最大输出阻抗，能够形成高电平/低电平的输出信号。
图9表示输出缓冲器的构成单位的一实施例的电路图。构成单位的输出缓冲器，由与输出MOSFET串联连接的电阻元件R构成，设定为，P沟道MOSFET(下面称为PMOS)的导通电阻值∶电阻元件R的电阻值＝N沟道MOSFET(下面称为NMOS)的导通电阻值∶电阻元件R的电阻值＝1∶1，与仅由PMOS和NMOS构成输出缓冲器的情况相比，提高了作为输出缓冲器的输出阻抗的线性。在仅由PMOS和NMOS构成的情况下，带有通过源极-漏极间电压改变导通电阻值的电压依赖性，但通过将上述电阻元件R串联连接，可缓和之。
图10是表示对图9所示的输出缓冲器的阻抗的输出电压特性进行电路模拟而分析的特性图。从该特性图可知，在图9的电源电压VDDQ是1.5V，输出振幅是1.5V的情况下，在调整输出阻抗使得为25Ω，输出电压是0.75V(＝0.5VDDQ)时，如输出电压变为0.3V，输出阻抗仅变化-10～+10％，如输出电压变为1.2V，输出阻抗仅变化-5～+22％。
图11是表示对图9所示的输出缓冲器的阻抗的输出电压特性进行电路模拟而分析的其它特性图。在该特性图中，表示了根据电阻元件的有无的输出缓冲器阻抗的输出电压特性比较(上拉侧)。在该特性图中，表示了图9的电源电压VDDQ是1.5V，输出振幅是1.5V的情况下，在调整输出阻抗使得为50Ω，输出电压是0.75V(＝0.5×VDDQ)时，输出阻抗的输出电压依赖性。由该图可理解，由输出MOSMOSFET和电阻元件构成输出缓冲器，与没有电阻元件的情况相比，能够提高输出缓冲器的阻抗的线性。
图12是表示图8的实施例的每个阻抗编码#的小组分割形成的阻抗分割比率的特性图。在所述图8的实施例中，将转换速率调整用的缓冲器分割为小组时的尺寸比，在阻抗调整用分割的缓冲器(×16倍～64倍)间分割为基本相同的比率，所以，象该图的特性图所示那样，即使为任意的阻抗编码#，对于输出缓冲器整体，顺序导通的缓冲器组(小组S1，S2，S3)的阻抗比保持基本相等。因此，即使改变输出MOSFET的组合，也能够将转换速率保持一定。为此，即使在温度或者电压等环境条件变化，用于将阻抗设为设定值的输出MOSFET的组合变化的情况下，只要阻抗是一定就能够将转换速率量保持为一定。
图13是对图8的实施例的阻抗编码和输出阻抗的关系进行电路模拟而分析的特性图。由该特性图可知道，即使装置的特性散乱(图中的最好的，最差的，典型的)，另外即使环境条件(温度Tj，电压Vddq)变化，通过调整阻抗编码#，能够将输出阻抗设定在例如50Ω～23Ω这样规格的范围内。
图14表示了转换速率和SRAM(静态随机存取存储器)电源噪声的关系，使用图15的评价模型利用电路模拟分析的特性图。图14的横轴表示图15所示的评价模型的输入到SRAM的输出缓冲器的输出数据的转换速率(Slew Rate)，纵轴表示SRAM中的电源VSS导致的电源噪声量(Vss noise)。由该特性图可知，转换速率的调整对于抑制噪声的产生是非常有效的。即，通过减少转换速率，换言之，通过缓和输入到输出缓冲器的输出数据的上升，能够减少电源噪声量(Vss noise)。
图16表示输出缓冲器单元的一实施例的构成图。该图(a)表示布局构造，该图(b)表示与其对应的等价电路。在该实施例中，输出管脚(PAD)基本构成为，顺序配置ESD(静电破坏)保护二极管(P+二极管、n+二极管)、电阻元件、NMOS、PMOS，通过一条直线连接的布局。通过将该基本构成的输出缓冲器，在与上述直线布线垂直的方向平行排列上述阻抗调整及转换速率调整所必须的个数，配置成条状，从而能够构成一个输出缓冲器。
图17表示本发明的输出缓冲器的一实施例的布局图。在该实施例中，通过利用二进制的阻抗编码来选择等比分割的输出缓冲器单元(R/2、R、2R、4R)，来控制阻抗。另外，构成为，阻抗小的条单位(R/2，R)，MOSFET的尺寸(W)变大，电阻尺寸变小。另一方面，阻抗大的条单位(2R，4R)，MOS尺寸变小，电阻尺寸变大。
即，MOSFET的导通电阻值与栅极尺寸(W)成反比，电阻元件的电阻值与布局尺寸成比例，所以，通过将输出缓冲器的导通电阻值与电阻元件的电阻值的比率设为相同，调整单元中的布局的形状，可形成如果改变单元高度(上述布线方向的长度)就改变阻抗的布局。因此，即使将条单位单元的高度通过各个阻抗分割单元变为相同，也能够得到这种效果，由于没有形成无益的空间，实现了高集成化。
图18表示本发明适用的半导体存储器的一实施例的方框图。在该图中，XADR是行地址信号，YADR是列地址信号，DIN是数据输入信号，CTRL是存储器控制信号，DOUT是数据输出信号。另外，XDEC是行地址编码器，XDR是对与行地址对应的字线施加选择脉冲电压的字线驱动器，MCA是多个存储单元配置成矩阵状的存储器单元阵列。另外，YDEC是列地址解码器，YSW是选择与列地址对应的位线对的列选择电路，DIO是数据输入输出电路，基于存储器控制信号CTRL，向选择单元写入数据输入信号DIN，或者，放大选择单元的信息，输出数据输出信号DOUT。上述的输出缓冲器包含在数据输入输出电路DIO中。
图19是表示图18的半导体存储器的数据输入输出电路DIO中的一个实施例的方框图。在该图中，DIN是数据输入信号(输入端子)，DOUT是数据输出信号(输出端子)。另外，DIB是输入缓冲器，DQB是所述输出缓冲器，DQPB是所述输出预缓冲器。
RTE是用于调整接收数据输入信号的端子的输入阻抗的电阻，在该实施例中，阻抗控制电路IMCNTT基于与端子ZT连接的电阻RT的电阻值，调整RTE的电阻值。RQE是用于调整发送数据输出信号的输出端子OUT的输出阻抗的电阻，例如，在所述实施例中，相当于输出缓冲器DQB的阻抗。在该实施例中，阻抗控制电路IMCNTQ基于与端子ZQ连接的电阻RQ的电阻值，调整RQE的电阻值。
RPE是用于调整数据输出信号转换速率的电阻，例如在上述实施例中，相当于输出预缓冲器的阻抗。在该实施例中，利用JTAG(联合测试行动组织提出的IEEE规格1149.1)的转换速率控制电路JTRCNT基于JTAG输入信号(TCK，TMS，TDI)来调整RPE的电阻值。内部电路INCKT由形成读出数据的读取放大器(高度放大器)，和接收写入的数据的写入放大器或者控制它们的控制电路等构成。
该实施例的半导体存储器内置终端电阻RTE，其通过上述外部电阻RQ来设定输出缓冲器DQB的输出阻抗，对输入端子设定与外部电阻RT对应的电阻值。为此，在包含该半导体存储器和在安装基板上通过传送线路连接的处理器等的系统中，通过连接具有与上述传送线路的特性阻抗相对应的电阻值的上述外部电阻RQ、RT，能够将输出缓冲器的输出阻抗与上述传送线路匹配，匹配与输入端子DIN连接的终端电阻RTE和传送线路的特性阻抗。
因此，通过上述处理器从半导体存储器中读取进行动作时，在通过与输出端子DOUT连接的传送线路，读取的信号传送到处理器等中的时候，假设在处理器等输入电路中没有连接终端电阻的系统中所产生的反射噪声，能够通过上述输出缓冲器的输出阻抗RQE来吸收，在反射噪声没有传送到处理器侧，所以能够高速读取。即使在处理器等输入电路中设置终端电阻的情况下，该阻抗匹配不完全时所产生的噪声能够通过上述输出缓冲器的输出阻抗RQE吸收，所以能够进行高速稳定的数据传送。
在通过上述处理器等进行向半导体存储器进行写入动作的时候，与输入端子DIN连接的终端电阻RTE与传送线路的特性阻抗匹配，所以，能够进行高速的写入动作。即，在系统中，不对外部端子连接外加的终端电阻，能够进行高速的数据传送，可实现使用更方便的半导体存储器。而且，后面详细地说明在上述半导体集成电路装置中内置的终端电阻RTE和其阻抗控制电路IMCNTT。
图20是表示本发明适用的半导体存储器的其它实施例的方框图。在该实施例中，与所述图18的实施例相同，XADR是行地址信号，YADR是列地址信号，CTRL是存储器控制信号，DQ是数据输入信号。在实施例与所述图18的实施例不同，在图18的实施例中，数据输入端子DIN与数据输出端子DOUT是分离的，与此相对，在该实施例中，两端子作为数据输入输出端子DQ是共用的。
另外，在该实施例中，XDEC是行地址解码器，XDR是对与行地址对应的字线施加选择的脉冲电压的字线驱动器，MCA是多个存储器单元配置成矩阵状的存储器单元阵列。另外，YDEC是列地址解码器，YSW是选择与列地址对应的位线对的列选择电路，DIO是数据输入输出电路，其基于存储器控制信号CTRL，向选择单元写入数据输入信号DQ，或者，放大选择单元的信息，输出数据输出信号DQ。上述的输出缓冲器包含在数据输入输出电路DIO中。
图21是表示图20的半导体存储器的数据输入输出电路DIO中的本发明部分的一个实施例的方框图。在该实施例中，DQ是数据输入信号(端子)。另外，DIB是数据输入缓冲器，DQB是数据输出缓冲器，DQPB是数据输出预缓冲器。
与所述图19的实施例相同，RTE是用于调整发送接收数据输入输出信号的端子的输入阻抗的电阻，在本例中，阻抗控制电路IMCNTT基于与端子ZT连接的电阻RT的电阻值，调整RTE的电阻值。RQE是用于调整发送接收数据输入输出信号的端子的输出阻抗的电阻，例如，在所述实施例中，相当于输出缓冲器的阻抗。在本例中，阻抗控制电路IMCNTQ基于与端子ZQ连接的电阻RQ的电阻值，调整RQE的电阻值。
RPE是用于调整数据输出信号转换速率的电阻，例如在上述实施例中，相当于输出预缓冲器的阻抗。在本例中，利用JTAG的转换速率控制电路JTRCNT基于JTAG输入信号(TCK，TMS，TDI)来调整RPE的电阻值。在该实施例中，在通过上述处理器等对半导体存储器进行读出动作或者写入动作时，也与前述相同，在系统中，不对外部端子连接外加的终端电阻，能够进行高速的数据传送，可实现使用更方便的半导体存储器。
图22是表示图20的半导体存储器的数据输入输出电路DIO中的本发明部分的其它实施例的方框图。在该实施例中，与前述相同，DQ是数据输入信号。另外，DIB是数据输入缓冲器，DQB是数据输出缓冲器，DQPB是数据输出预缓冲器。
与所述图21的实施例相同，RTE是用于调整发送接收数据输入输出信号的端子的输入阻抗的电阻，在本例中，阻抗控制电路IMCNTT基于与端子ZT连接的电阻RT的电阻值，调整RTE的电阻值。RQE是用于调整发送接收数据输入输出信号的端子的输出阻抗的电阻，例如，在所述例中，相当于输出缓冲器的阻抗。在本例中，阻抗控制电路IMCNTQ基于与端子ZQ连接的电阻RQ的电阻值，调整RQE的电阻值。
在该实施例中，还增加电阻RC，使得通过阻抗控制电路IMCNTQ来控制。该电阻RC在数据输入时和数据输出时动作，为此，能够同时用于输入阻抗和输出阻抗的调整。如果这样的共用，具有能够降低输入输出电路的布局面积的效果。
另外，与前述一样，RPE是用于调整数据输出信号转换速率的电阻，例如在上述例子中，相当于输出预缓冲器的阻抗。在本例中，利用JTAG的转换速率控制电路JTRCNT基于JTAG输入信号(TCK，TMS，TDI)来调整RPE的电阻值。
图23是表示输出预缓冲器电路的其它一个实施例的电路图。在该实施例中，为所述图2的输出预缓冲器的变形例。在该实施例中，D是数据输入端子，OUT是输出端子，与输出缓冲器连接。另外，IC是阻抗调整编码输入端子，SR<0>、SR<1>、SR<2>是转换速率调整编码输入端子。
该实施例的输出预缓冲器，通过阻抗调整编码IC来切换选择或者非选择。为此，在图7中，根据ICn0、ICn1，能够选择作为动作的输出预缓冲器组的300～302的预缓冲器组或者310～312、320～322的预缓冲器组，作为其结果，能够选择作为动作的输出缓冲器组的输出MOSFET100～102的缓冲器组或者输出MOSFET110～112、120～122的缓冲器组。
另外，利用转换速率调整编码SR<0:2>选择PMOS40～42/NMOS50～52形成的CMOS开关中导通的PMOS/NMOS的组合，从C0～C1中选择与PMOS43的漏极节点连接的电容的组合。通过这样，改变PMOS43的漏极节点的时间常数。即，如果电容值变大，输出端子OUT的上升变迟，由此驱动的输出MOSFET的转换速率变小。
图24是表示输出预缓冲器电路的其它一个实施例的电路图。在该实施例中，为所述图3的输出预缓冲器的变形例。在该实施例中，D是数据输入端子，OUT是输出端子，与输出缓冲器连接。另外，IC是阻抗调整编码输入端子，SR<0>、SR<1>、SR<2>是转换速率调整编码输入端子。
该实施例的输出预缓冲器，通过阻抗调整编码IC来切换选择或者非选择。为此，在图7中，根据ICp0、ICp1，能够选择作为动作的输出预缓冲器组的400～402的预缓冲器组或者410～412、420～422的预缓冲器组，作为其结果，能够选择作为动作的输出缓冲器组的输出MOSFET200～202的缓冲器组或者输出MOSFET210～212、220～222的缓冲器组。
另外，利用转换速率调整编码SR<0:2>选择PMOS40～42/NMOS50～52形成的CMOS开关中导通的PMOS/NMOS的组合，从C0～C1中选择与NMOS53的漏极节点连接的电容的组合。通过这样，改变NMOS53的漏极节点的时间常数。即，如果电容值变大，输出端子OUT的上升变迟，由此驱动的输出MOSFET的转换速率变小。
图25是表示本发明适用的半导体存储器的一实施例的芯片布局图。在该图中，MUL0～MUL7、MUR0～MUR7、MLL0～MLL7、MLR0～MLR7是将存储器单元配置成阵列状的单元阵列，MWD是主字驱动器。另外，CK/ADR/CNTL是时钟信号、地址信号、存储器控制信号等的输入电路，DI/DQ是数据输入输出电路，I/O是模式切换信号、测试信号、DC信号等的输入输出电路。
该实施例的半导体存储器，表示了中夹焊盘方式，为此CK/ADR/CNTL电路、DI/DQ电路和I/O电路位于芯片的中央。另外，REG/PDEG是预解码器等，DLLC是时钟同步电路，JTAG/TAP是测试电路，VG是内部电源电压发生电路。Fuse是熔丝电路，用于存储器缺陷救济等。VREF产生用于取得输入信号的参考电压等。所述输出缓冲器配置在DI/DQ部。
图26是表示本发明适用的半导体集成电路装置的其它一实施例的方框图。在该图中，CPU表示中央运算装置，MEM表示存储器，I/O表示输入输出电路。上述输出缓冲器用于I/O部。这样，如果将中央运算装置CPU和存储器MEM和使用本发明的输入输出电路I/O形成在同一半导体基板上，对于CPU的处理，由于能够一边存储器MEM和输入输出电路I/O高速地进行数据交换，一边进行运算，所以，具有能够提高整体的处理性能的效果。
图27是表示本发明的半导体集成电路装置的带有输入终端电阻的输入输出电路的一个实施例的布局图。图28表示将图27方框化的布局图。图29表示图27的等价电路图，图30表示为容易理解图29进行了变形的电路图。
在图27中，从信号焊盘10开始，通过连接布线9、91、92，顺序连接ESD保护元件(7d，8d)、电阻元件6d、N沟道MOSFET5d、P沟道MOSFET4d、电阻元件3d、N沟道MOSFET2d、P沟道MOSFET1d、差动输入电路400。处于输出电路区域110的是MOSFET4d、5d，电阻元件6d构成输出缓冲器，处于终端电阻电路区域120中的是PMOS晶体管1d，NMOS晶体管2d和电阻元件3d构成输入终端电阻。在各个MOSFET、ESD保护元件的上层，电源布线21～26沿着该图的横方向布线，如图29和图30所示那样，由源极、或正极/负极端子通过接触直接连接元件。
在由戴维南型终端(CTT中央抽头终端)构成终端电阻的情况下，使用2组单位电路，一个在上拉侧(连接VDD)，另一个在下拉侧(连接VSS)，成为一组输入终端电阻。输入终端电阻的布局和输出缓冲器的布局为布局间距D相等间距配置，而且分别配置各个MOSFET、电阻。
这样，通过将构成单位电路的元件形成为一个直线上的配置，与输入终端电阻的需要、不需要相对应，如连接、切断从输出缓冲器的漏极延伸的PAD布线，不需要多余的迂回布线。另外，能够将输出缓冲器所使用的电阻元件6d与终端电阻共用，能够降低总的布局面积，降低寄生电容。
此外，由于元件直接与电源布线连接，特别是ESD保护元件中ESD浪涌电流通过的寄生电阻(从焊盘开始的电源线)低，能够形成没有产生电流集中位置的布局。另外，通过个别配置，能够分别对输出、输入终端独立设计MOSFET尺寸、电阻元件尺寸。向差动输入电路连接的信号，从输入终端电阻的漏极端(连接布线92)获得，但如果是与输入PAD连接的布线，也可以是其它位置。例如，可以从布线9或者91，或者相邻的终端电路来获得。
图29或图30的电路动作如下。数据输入时输出MOSFET4u、5u、4d、5d为关闭状态，MOSFET1u、2u、1d、2d为导通状态，作为输入终端电阻来动作。在数据输出时，相反地，MOSFET4u、5u、4d、5d与应该输出数据的高电平/低电平相对应，为导通状态，MOSFET1u、2u、1d、2d为关闭状态，作为输出缓冲器来动作。
图31是表示本发明的半导体集成电路装置中所形成的带有终端电阻的输入输出电路的一个实施例的具体布局图。图32是表示图31的A-A’的一个实施例的元件截面图，图33是表示图31的B-B’的一个实施例的元件截面图。而且，图34是表示图31所示的输入输出电路的等价电路图。
在图31中，是将用于进行终端电阻、输出缓冲器各个阻抗调整的图27的基本单位进行组合的布局。阻抗调整是通过将输入终端或者输出缓冲器等比分割，设定为导通状态的MOSFET的总栅极尺寸来进行的。作为一个例子，在图31或图34的实施例中，将终端电阻上拉侧40u的阻抗设为R1，将41u设为R2，将42u设为R3，将43u+44u设为R4，将R1～R4的比设为8∶4∶2∶1，并联连接。
通过这样，通过适当选择成为导通状态的MOSFET列，能够进行从R1、R1/2、R1/3到R1/15共15种阻抗调整。如果对每2倍设置成比例的阻抗，换言之，通过为2进制的电阻比，能够将R1～R4的选择利用4位二进制编码来控制。对于下拉侧或者输出缓冲器也可以利用同样的原理来调整。
在图31中，将终端电阻42u的N沟道MOSFET、P沟道MOSFET的尺寸设为Wn、Wp，电阻元件的尺寸设为S，41u设为Wn/2、Wp/2、2*S，40u设为Wn/4、Wp/4、4*S，所以，通过匹配MOSFET的减少部分和电阻元件的增加部分，能够形成不改变整个列的高度的布局。
在图32和图33的截面图中，由N型扩散电阻构成电阻元件3d、6d、3u、6u，但是也可以由多晶硅或者高电阻金属布线等的电阻体来代替。另外，作为闭锁等的对策，可设置用于从P型衬底分离N沟道MOSFET的n型3重阱，或在MOSFET的周围设置阱供电，但对应于需要这些也可以省略。另外，在图34中，终端用MOSFET1u、2u、1d、2d可以由任一个构成，也可以将MOSFET3u、6u和MOSFET3d、6d集成一个来配置。
ESD保护元件7u、8u、7d、8d的放电能力依赖于二极管的周边长度，周边长度越长其放电电流就越大。为此，尽管为了在相同的ESD耐压下减少元件面积将其分成各个列的方法是有效的，但如果能够将元件面积设计在ESD允许电压和元件面积限制范围之间，也可以将一个或者几个元件集成在紧邻焊盘10的后面。另外，图31的实施例的列的组合数是10列，但也可以组合设计所需要的任意个数。
图35是表示本发明的半导体集成电路装置的带有输入终端电阻的输入电路的一个实施例的布局图。图36表示将图35方框化的布局图。图37表示图35的等价电路图，图38表示为了容易理解图37进行了变形的电路图。
图35的实施例是输入专用电路的输入终端电路的布局例子。即，该实施例是对所述图27的实施例，除去输出电路区域110，与连接保护元件和终端电路区域120的电阻元件的构成是相等的。为此，由于从所述图27到图34的所述说明中，除了输出缓冲器的说明部分，保护元件和终端电路是相同的，所以省略了重复说明。因此，对于截面构造，除了上述输出缓冲器的说明部分，能够构成为与所述图32和图33相同。
图39表示了终端电阻的阻抗调整电路的一实施例的方框图。在二进制阻抗编码生成电路200中，在LSI控制管脚201和地面(电路的接地电位VSS)之间连接的电阻元件202的电阻值和LSI中的终端复制电路304的导通电阻值相等，换言之，阻抗控制管脚201的电压，由将参照电压形成为VDD/2使得为电源电压VDD的1/2的比较器301、上拉编码计数器电路307、和通过它们控制的上拉复制电路304，构成反馈线路，产生上拉终端用阻抗调整编码212。即，通过上述反馈线路，对于上述阻抗控制管脚201的电压，可设定上述上拉编码计数器电路的计数值，使得最接近VDD的1/2。
下拉终端用阻抗调整编码213也利用同样的方法来生成。即，通过与上述上拉复制电路304相同构成的上拉复制电路305和下拉复制电路306构成电源电压VDD的分压电路，该分压点309的电压为电源电压VDD的1/2，由将参照电压形成为VDD/2的比较器308、下拉编码计数器电路310、和由它们控制的下拉复制电路306构成反馈线路，生成下拉终端用阻抗调整编码213。
上述这样的比较器301的参考电压为电源电压VDD的1/2。这是在下拉侧阻抗编码生成时，代替外加的电阻202，使用上拉复制电路304的复制的复制电路305形成的，具有能够简化电路构成的优点。
下面，将生成的阻抗编码在编码移位电路208、210移位任意的位数。移位量由控制信号207、209来设定。由于存在MOSFET导通电阻的非线性，使输入电位偏离VDD/2而导致终端电阻值具有高偏差这样的问题，所以通过由例如2位移位器形成的编码移位器来进行修正，解决了这个问题。
由编码移位电路208形成的终端上拉用阻抗编码214暂时送到由控制时钟动作的锁存电路204中，再通过锁存电路204传送到构成终端电阻块的上拉侧终端电阻402的P沟道MOSFET的栅极，该P沟道MOSFET的电阻值形成为具有×1～×32这样的二进制权重。同样的，由编码移位电路210形成的终端下拉用阻抗编码215暂时送到由控制时钟动作的锁存电路205中，再通过锁存电路205传送到构成终端电阻块的下拉侧终端电阻403的N沟道MOSFET的栅极，该N沟道MOSFET的电阻值形成为×1～×32这样的二进制权重。
在该实施例中，与所述输出缓冲器的阻抗调整的情况相同，由于MOSFET的导通电阻值具有源极-漏极电压依赖性，所以对用于改善其直线性的各个MOSFET串联连接电阻元件。上述×1～×32这样的带有二进制权重的电阻值，包含了上述电阻元件。
图40表示用于说明图39的实施例的电阻元件和由编码移位器的有无导致的终端电阻误差的电流-电压特性图。该电流-电压特性是由电路模拟求出的结果。在没有修正的情况下，可看见所述MOSFET的非线性特性的影响，根据输入电位偏离VDD/2，可判断电流流动变得微不足道。另外，在终端电阻不使用电阻元件而仅由MOSFET构成的情况下，根据输入电位偏离VDD/2，开始看见N沟道MOSFET、P沟道MOSFET的各个特性，终端的误差变大，另外，可判断，终端电路的等价偏置电压是距VDD/2的偏差。
图41表示本发明的半导体存储器芯片中的终端电阻的阻抗调整电路的一个实施例的整体方框图。该图的包含终端电路的各个电路方框，表示与实际的半导体芯片中几何学的配置相匹配。
该实施例的半导体存储器的芯片平面图中，在长方形半导体芯片的长度方向的中央部，配置输入输出电路I/O、控制电路，配置夹着它们那样的存储器单元阵列232和234。相当于对在放大表示的上述中央部设置的各个输入终端电路分配阻抗编码，为了抑制输入管脚间的终端阻抗值的离散，需要在终端电路间形成同步，切换编码(更新)。
在终端电路的芯片内配置覆盖广阔范围的情况下，即，在阻抗编码信号的分配延迟，配置在与阻抗编码信号生成周期相比较大的广阔范围中的情况下，存在这种情况，对应于距上述编码生成电路200的距离，例如在最近的输入终端221和最远的输入终端222，可看见与上述分配延迟对应的最新编码和旧编码混合的阻抗值离散。作为这种情况的对策，虽然可在阻抗编码信号生成的周期中对所有终端阻抗进行更新，但由于存在编码生成电路的配置位置的制约或者分配前终端电路在芯片内配置位置的制约等，存在比阻抗调整优先的设计要求中更困难的情况。
作为这些情况的对策，在该实施例中，在将阻抗编码分配给终端电路时，在终端电路的附近多个重复地分散配置编码保存用的锁存器，通过等歪斜控制时钟形成同步，在远端/近端的终端电路之间形成相同的阻抗编码。即，最近端终端电路221和最远端终端电路223，通过等歪斜控制时钟同步，输入上述阻抗编码，能够防止上述阻抗值离散。
图42表示本发明的半导体存储器芯片中终端电阻的阻抗调整电路的其它一个实施例的整体方框图。该实施例是图41的变形例，不同之处在于，输入输出电路配置在芯片的周边区域，存储器单元阵列配置在中央。这样的存储器芯片中，在终端电路附近设置锁存器。利用控制时钟同步，任意周期中管脚间的阻抗编码相同。而且，关于上述编码#移位器、编码保持锁存器的分散配置，阻抗调整编码可由芯片内部的生成电路生成，也可使用直接或者间接来自外部管脚的调整编码。
图43表示本发明的终端电阻块的一个实施例的电路图。该实施例的终端电阻形成为，包含MOSFET和与其连接的电阻元件，电阻值具有二进制权重。即，与由编码#0(LSB)、编码#1、编码#2、编码#3、编码#4、编码#5(MSB)构成的6位二进制编码对应，电阻值为8Rp、8Rn、4Rp、4Rn、2Rp、2Rn、Rp、Rn、Rp/2、Rn/2、Rp/4、Rn/4。上述的编码#0～编码#5分别输入到锁存电路，输入到该锁存电路的编码传送到P沟道MOSFET和N沟道MOSFET的栅极。
图44表示本发明的终端电阻块的其它一个实施例的电路图。该实施例的终端电阻分为下面的部分与二进制编码对应具有MOSFET和与其连接的电阻元件的电阻值具有二进制权重8Rp、8Rn～2Rp、2Rn的部分；和利用解码器将二进制编码解码，与温度计符号相对应具有相同电阻值Rp、Rn的部分。
所述6位二进制编码构成的编码#0～编码#5中，作为下位编码的编码#0～编码#2构成的3位，与所述图43的实施例相同，传送到具有二进制权重8Rp、8Rn、4Rp、4Rn、2Rp、2Rn的对应的MOSFET的栅极。与此相对，作为上位编码的编码#3～编码#5构成的3位，传送到解码器。解码器将上述2进制符号变换成温度计符号。
上述解码器，在编码#3～#5是000时，输出编码out#3～out#9是0000000，在编码#3～#5增加+1为001时，输出编码out#3～out#9是0000001，在编码#3～#5再增加+1为010时，输出编码out#3～out#9是0000011，在编码#3～#5再增加+1为011时，输出编码out#3～out#9是0000111。这样2进制的上述编码#3～#5每增加+1，为导通状态的MOSFET的个数平均增加1个，形成这样的温度计符号。
这样分割的终端电路中，阻抗小的位置再进行等分分割。即，将在所述图39中分配的二进制编码214、215对应于分割数来解码。这里，6位二进制编码中，将上位3位7分割，利用所述温度计符号，对应于编码#，变为每个电路切换的方式。通过这样，切换阻抗最小的位置在变更前是R/32，能够变大为直到R/8这样4倍的阻抗，象后面所述的那样，能够减小编码转移状态的阻抗变化量。通过这样的上位编码分割，能够一下子减小更新的晶体管的尺寸的总和，降低处于更新的转移状态的阻抗变化的质量差别。
图45表示为了将上述终端电阻电路过渡阻抗的变化定量化而通过下面的模拟进行评价的模型电路。SRAM PKG Ball 506是SRAM输入管脚，通过封装中布线505连接上拉终端电阻501、下拉终端电阻502和输入电路504。在上述封装中的布线505中，管脚电容503外加寄生电容。通过传送线520从CPU PAD511写入的数据或者地址信号和控制信号传送到SRAM。上述传送线520，设定为特性阻抗Z＝55Ω。
图46表示所述图43所示的使用终端电路的情况的由模拟形成的噪声波形。这里，以从阻抗编码#(011111)向编码#(100000)的更新为例子。这样的编码转移时，编码#(111111)或者编码#(000000)的状态暂时发生，终端电路的MOSFET全部是导通或者关闭，在SRAM输入管脚和CPU PAD观测到噪声。利用模拟得到的噪声量对于227mV和电源电压1.6V是不能忽视的量，具有使得输入波形失真，使得SRAM误动作的危险性。因此，需要研究这样的电路，其在使用图43所示的终端电路的情况下，不产生上述这样的暂时的编码#(111111)或者编码#(000000)的状态。
图47表示使用所述图44所示的终端电路的情况下由模拟形成的噪声波形。与前述相同，以从阻抗编码#(011111)向编码#(100000)的更新为例子。这种编码转移时，即使编码#(111111)或者编码(000000)的状态暂时发生，通过上述解码器的作用，为换算成编码#的编码#(100111)或者#(011000)，终端电路的MOSFET全部是导通或者关闭的状态没有发生。结果可知，输入管脚的噪声量能够降低到26mV。
按照该实施例的半导体集成电路装置，从输入管脚开始，顺序配置ESD保护元件、电阻、MOSFET，通过一个布线连接的布局作为基本单位，将阻抗调整所需要的个数并联配置，布局成条状，构成一个终端电阻，从而能够高集成化。关于输入输出普通管脚，输出缓冲器也同样形成条状的布局，为匹配终端电阻布局的栅极长度方向的间距的布局，从而能够高度集成化。
输入终端电阻、输出缓冲器，是对应于阻抗调整范围、调整精度而分割的电路构成。分割方法是例如等比分割(1，2，4，8...)，通过二进制编码切换它们来调整阻抗。一个分割单元中，上拉侧终端由PMOS和电阻元件形成，下拉侧由NMOS和电阻元件形成，通过加大对导通电阻的电阻比，例如为1∶3等，能确保终端电阻的直线性。
在所述实施例中，作为条状布局，匹配输出缓冲器和终端电阻的基本单位的间距，从而不需要用于布线连接的迂回布线，具有布局面积的降低和管脚电容的降低的效果。另外，通过组合电阻元件和MOSFET的构成，用于通过电阻元件修正MOSFET的导通电阻的非线性的源极/漏极间电压下降，能够降低热载流子可靠性的恶化，同时终端阻抗能够不一定依赖于输入电位。
本发明的半导体集成电路装置中，在芯片中设置终端电路，输出缓冲器的输出阻抗与传送线路的特性阻抗相匹配。为此，在将本发明的半导体集成电路装置装载到系统中的情况下，进行信号传送的相对半导体集成电路装置的输入端子即使没有终端电阻，由于再反射的噪声能够由上述输出阻抗来吸收，所以能够以高频率来进行数据传送。或者，即使在进行信号传送的相对方的输出阻抗与传送线路的特性阻抗不匹配的情况下，也不产生由上述终端电路导致的反射噪声，所以能够以高频率进行数据传送。这样，在本发明的半导体集成电路装置中，在构成系统的安装基板上不连接终端电阻等，能够进行高速的数据传送，从而能够实现使用更方便的电子装置的小型化。
上面基于实施例具体地说明了由发明者形成的发明，但本发明不限于所述实施例，在不脱离其宗旨的范围内能够进行各种变化。例如，终端电阻的上拉和下拉的各个电阻间可以带有差分(偏移)。通过这样，在电源施加时差动时钟管脚打开的情况下，能够防止输入管脚的噪声导致的误动作。也可以具有关闭整个终端电阻电路的模式。通过这样，在低频动作、老化动作时等情况下能够抑制消耗电力增加。本发明能够广泛利用在其它半导体存储器、各种半导体集成电路装置中。
如果对由本申请中所公开的发明中代表内容得到的效果进行简单的说明，如下所述。使用由将输出电路形成并联形式的多个构成的输出MOSFET，通过第一控制部件，选择上述多个输出MOSFET中为导通状态的个数，进行输出阻抗的调整，通过第二控制部件，进行上述为导通状态的上述输出MOSFET的驱动信号的调整，由此进行转换速率的调整，从而阻抗调整和转换速率调整能够相互独立设定，能够简化调整电路的构成。
对于接收从外部端子供给的输入信号的输入电路，设置具有MOSFET的终端电路，该MOSFET由与上述外部端子连接、形成并联形式的多个构成，通过第三控制部件，调整上述多个MOSFET中为导通状态的个数，进行终端电阻的电阻值的调整，通过这样，能够简单地构成与信号传送线路匹配的终端电路。
对于由形成并联形式的多个构成的输出MOSFET的输出节点与外部端子连接的输出电路，通过第一控制部件选择上述多个输出MOSFET中为导通状态的个数，进行输出阻抗的调整，通过第二控制部件，进行上述为导通状态的上述输出MOSFET的驱动信号的调整，来进行转换速率的调整，对于接收从上述外部端子供给的输入信号的输入电路，将具有由形成并联形式的多个构成的MOSFET的终端电路，通过开关电路与上述外部端子连接，通过第三控制部件调整上述多个MOSFET中为导通状态的个数，从而进行终端电阻的电阻值的调整，通过这样，在构成系统的安装基板上不连接终端电阻等，能够进行高速的数据传送，从而能够实现使用方便的电子装置的小型化。
权利要求
1.一种半导体集成电路装置，其特征在于，包括具有并联形式的多个输出MOSFET的输出电路；第一控制部件，选择上述多个输出MOSFET中成为导通状态的个数，进行输出阻抗的调整；第二控制部件，通过调整上述成为导通状态的上述输出MOSFET的驱动信号，进行转换速率的调整。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，上述连接成并联形式的输出MOSFET分成多个组，上述多个组的输出MOSFET的每个分成多个小组，上述第一控制部件形成上述多个组的选择信号，上述第二控制部件进行上述多个小组的输出MOSFET的驱动定时调整，对应于应该输出的数据，通过上述第一控制部件选择的1个组或多个组构成的多个输出MOSFET与通过上述第二控制部件形成的驱动定时相对应地成为导通状态。
3.根据权利要求2所述的半导体集成电路装置，其特征在于，通过上述第一控制部件调整的输出阻抗，设定为与用于传送通过输出MOSFET传送的信号的传送线路的特性阻抗相匹配。
4.根据权利要求3所述的半导体集成电路装置，其特征在于，与上述多个输出MOSFET的每一个对应设置的、用于驱动各输出MOSFET的输出预缓冲器，上述输出预缓冲器由上述应该输出的数据和第一控制部件形成的选择信号来活性化，根据上述第二控制部件形成的控制信号传送到上述输出MOSFET中的驱动信号的上升时间相互变化。
5.根据权利要求4所述的半导体集成电路装置，其特征在于，在各上述输出MOSFET中，电阻元件连接成串联形式。
6.根据权利要求5所述的半导体集成电路装置，其特征在于，上述电阻元件的电阻值与上述导通状态时的输出MOSFET的电阻值基本相等，或者电阻元件的电阻值更大。
7.根据权利要求6所述的半导体集成电路装置，其特征在于，在上述多个组中，构成上述小组的输出MOSFET的阻抗比成为基本相等的电路构成，从而转换速率的调整不受输出阻抗的调整结果的影响。
8.根据权利要求6所述的半导体集成电路装置，其特征在于，上述输出MOSFET包括形成具有与电源电压侧对应的电平的输出信号的第一导电型的第一MOSFET；形成具有与电路的接地电位侧对应的电平的输出信号的第二导电型的第二MOSFET，上述第一MOSFET和第二MOSFET的每一个中都设置有上述输出预缓冲器。
9.根据权利要求8所述的半导体集成电路装置，其特征在于，上述第一MOSFET和第二MOSFET以及电阻元件被布局为可由直线状的一条布线进行连接的基本构成，多个由上述第一MOSFET和第二MOSFET以及电阻元件构成的基本构成，在与上述布线正交的方向上平行排列多个以构成条状。
10.根据权利要求9所述的半导体集成电路装置，其特征在于，在多个上述平行配置的基本构成的布局中，阻抗小的条单位中MOSFET的尺寸在上述布线的延长方向上形成较大且电阻尺寸在上述布线的延长方向上形成较小，阻抗大的条单位中MOSFET的尺寸在上述布线的延长方向上形成较小且电阻尺寸在上述布线的延长方向上形成较大，上述多个基本构成的条单位的长度差小。
11.根据权利要求10所述的半导体集成电路装置，其特征在于，上述条单位还包括与上述直线状的布线对应连接的防止静电破坏用二极管。
12.根据权利要求6所述的半导体集成电路装置，其特征在于，上述第一控制部件包括与外部端子连接的电阻元件，且将上述输出MOSFET的选择信号形成为使得输出阻抗最接近于与上述外部端子连接的电阻元件的电阻值。
13.根据权利要求12所述的半导体集成电路装置，其特征在于，上述输出电路分成多个组并分散配置在半导体衬底上，上述第一控制部件在半导体衬底上设置一个，通过上述第一控制部件形成的选择信号传送到在上述每个组中设置的锁存电路中，锁存电路使上述选择信号对应于时钟脉冲进行选择信号的取入，将取入的选择信号传送到对应的输出电路中。
14.一种半导体集成电路装置，其特征在于，具有接收从外部端子供给的输入信号的输入电路；具有与上述外部端子连接的并联形式的多个MOSFET的终端电路；第三控制部件，调整上述多个MOSFET中成为导通状态的个数，进行终端电阻的电阻值的调整。
15.根据权利要求14所述的半导体集成电路装置，其特征在于，上述MOSFET具有设置在电源电压侧的第一导电型的第三MOSFET；设置在电路的接地电位侧的第二导电型的第四MOSFET。
16.根据权利要求15所述的半导体集成电路装置，其特征在于，上述第三MOSFET和第四MOSFET被布局为可由直线状的一条布线连接的基本构成，多个由上述第三MOSFET和第四MOSFET构成的基本构成，在与上述布线正交的方向上平行排列多个以构成条状。
17.根据权利要求16所述的半导体集成电路装置，其特征在于，上述条单位还包括与上述直线状布线对应连接的防止静电破坏用的二极管。
18.根据权利要求16所述的半导体集成电路装置，其特征在于，上述第三控制部件包括与外部端子连接的电阻元件，且将上述多个第三MOSFET和第四MOSFET的选择信号形成为使得电阻值最接近于与上述外部端子连接的电阻元件的电阻值。
19.根据权利要求18所述的半导体集成电路装置，其特征在于，上述第三MOSFET和第四MOSFET的每一个都由导通电阻值具有二进制权重的多个MOSFET构成，且由上述第三控制部件形成的二进制编码的选择信号选择地设为导通状态。
20.根据权利要求19所述的半导体集成电路装置，其特征在于，上述第三MOSFET和第四MOSFET的每一个都具有导通电阻值具有上述二进制的下位比特权重的第一多个MOSFET；和分配给上述二进制的上位比特且各具有相同导通电阻值的第二多个MOSFET，通过上述第三控制部件形成的二进制编码的选择信号中的下位比特，用于选择多个上述第三MOSFET和第四MOSFET中的上述第一多个MOSFET的对应部分，与上位比特对应的部分供给解码电路以用于选择上述第二多个MOSFET中对应的个数。
21.根据权利要求19所述的半导体集成电路装置，其特征在于，上述第三控制部件具有与上述外部端子连接的电阻元件；第一电路，形成使上述第三MOSFET的第一复制电路形成的电源电压的分压输出与电源电压的中点电压最接近那样的第一复制电路的二进制控制信号；由上述第一电路形成的二进制控制信号所控制的、与上述第三MOSFET对应的第二复制电路；第二电路，形成使上述第四MOSFET的第三复制电路形成的电源电压的分压输出与电源电压的中点电压最接近那样的第三复制电路的二进制控制信号，上述第一电路的上述二进制控制信号作为上述第三MOSFET的选择信号来传送，上述第二电路的上述二进制控制信号作为上述第四MOSFET的选择信号来传送。
22.根据权利要求21所述的半导体集成电路装置，其特征在于，上述第一电路的上述二进制控制信号和上述第二电路的上述二进制控制信号分别传送到移位电路，修正后的选择信号分别传送到上述第三MOSFET和第四MOSFET。
23.一种半导体集成电路装置，其特征在于，具有包括并联形式的多个输出MOSFET且其输出节点与外部端子连接的输出电路；第一控制部件，选择上述多个输出MOSFET中成为导通状态的个数，进行输出阻抗的调整；第二控制部件，通过成为上述导通状态的上述输出MOSFET的驱动信号的调整来进行转换速率的调整；接收从上述外部端子供给的输入信号的输入电路；包括并联形式的多个MOSFET的终端电路；第三控制部件，调整上述多个MOSFET中成为导通状态的个数，进行终端电阻的电阻值的调整。
24.根据权利要求23所述的半导体集成电路装置，其特征在于，上述第三控制部件，在上述输出电路成为动作状态时，将由其控制的多个MOSFET全部设为关闭状态。
25.根据权利要求24所述的半导体集成电路装置，其特征在于，上述输出MOSFET包括形成与电源电压侧对应的电平的输出信号的第一导电型的第一MOSFET；和形成与电路的接地电位侧对应的电平的输出信号的第二导电型的第二MOSFET，在各MOSFET中电阻元件连接成串联形式，构成上述终端电路的MOSFET包括设置在电源电压侧的第一导电型的第三MOSFET；和设置在电路的接地电位侧的第二导电型的第四MOSFET。
26.根据权利要求25所述的半导体集成电路装置，其特征在于，上述第一MOSFET、第二MOSFET、电阻元件以及上述第三MOSFET和第四MOSFET被布局为可由直线状的一条布线连接的基本构成，多个由上述第一MOSFET、第二MOSFET、电阻元件以及上述第三MOSFET和第四MOSFET构成的基本构成，在与上述布线正交的方向上平行排列多个以构成条状。
27.根据权利要求26所述的半导体集成电路装置，其特征在于，上述第一控制部件包括与第一外部端子连接的第一电阻元件，且将上述多个第一MOSFET和第二MOSFET的选择信号形成为使得输出阻抗最接近于与上述第一外部端子连接的第一电阻元件的电阻值，上述第三控制部件包括与第二外部端子连接的第二电阻元件，且将上述多个第三MOSFET和第四MOSFET的选择信号形成为使得电阻值最接近于与上述第二外部端子连接的第二电阻元件的电阻值。
全文摘要
本发明提供一种半导体集成电路装置，其能够相互独立设定阻抗调整和转换速率调整，简化调整电路的构成。使用将输出电路形成并联形式的多个输出MOSFET，通过第一控制部件选择上述多个输出MOSFET中导通状态的个数，进行输出阻抗的调整，通过第二控制部件来进行成为上述导通状态的上述输出MOSFET的驱动信号的调整，由此进行转换速率的调整。
文档编号H03K19/00GK1540756SQ20041003500
公开日2004年10月27日 申请日期2004年4月23日 优先权日2003年4月23日
发明者林厚宏, 根岸刚己, 丰岛博, 己 申请人:株式会社瑞萨科技