专利名称：动态逻辑暂存器以及动态暂存输出信号的方法
技术领域：
本发明是有关于一种动态逻辑暂存器及暂存器功能，且特别是有关于一种因应逻辑计算功能提供暂存输出的动态逻辑暂存器。
背景技术：
本发明是以在美国2003年8月27日申请的暂时申请案号60/498187的全部内容与目的作为本发明的权益主张。
同时，本发明是与以下美国部份连续案共同审理，该部分连续案与本发明具有一位共同的受让人与至少一位共同的发明人，且结合其全部的内容和目的来作为本申请案的参考文献。
一般集成电路皆使用大量的暂存器，尤其是具有同步管线结构的集成电路。暂存器逻辑元件是用来让装置与电路的输出可以维持一段时间，以使这些输出可被其它装置和电路所接收。如在一种管线式的微处理器(Pipeline Microprocessor)时脉系统中，其暂存器用来闩锁(latch)一给定的管线阶级的输出信号可以维持在一个时脉循环周期(Clock Cycle)中，藉此使得在后续阶级的输入电路可以在该给定的管线阶级产生另一新的输出信号时同时接收之前产生的输出信号。
在过去所运用的复杂逻辑运算电路中，如，多重输入多工器(muxes)，多位元编码器等，常伴随着用来维持自运算电路(evaluation circuits)输入或输出的暂存器。一般来说，这些暂存器都与设定时间和维持时间的需求有关，而这二种需求均会限制前级中的运算电路。此外，暂存器还具有相对应的时脉-输出(clock-to-output)关系的时间特性，同样的会限制后级中的运算电路。因此，暂存器的“速率”基本上是依据其数据-输出(data-to-output)的时间关系来判断，亦即，由其设定时间加上时脉-输出的时间总和来判断。
假若在一逻辑运算电路的前后端使用一传统的暂存器电路，则会在一管线系统中造成延迟，其累积的结果将导致操作速率明显减缓。其中，造成这些延迟中的一个显著来源是来自于设定时间的需求，该需求为满足逻辑运算电路以确保暂存输出的稳定。因此，有必要减少这些延迟以使每一阶级中可增加额外的时间，同时可因此提升该管线系统的整体速率。又，另有必要使管线系统的特性最佳化，使其在多元广泛的操作环境中可提供更佳的效能。
发明内容
依据本发明所提供的一较佳实施例的一种动态逻辑暂存器，其包括运算元件的互补对(complementary pair)，延迟反向逻辑电路，动态计算器，闩锁逻辑电路以及一维持电路。该运算元件的互补对是对应于一时脉信号且提供一预充电节点和一运算节点。该延迟反向逻辑接收该时脉信号且输出一完成信号，该完成信号是该时脉信号的一延迟且反向的形式。该动态计算器耦接在该预充电节点和该运算节点之间，且在该时脉信号的一操作边缘和该完成信号的下一操作边缘之间的运算期间中，依据至少一输入数据信号计算出一种逻辑函数。而对应于时脉与完成信号及预充电节点状态的闩锁逻辑电路，可使一输出节点的状态在运算期间中由该预充电节点的状态来决定，另外，尚需箝住(clamp)该预充电节点以防止数据信号的波动传送至输出节点。该维持电路耦接至输出节点以便在该输出节点处于三态(Tri-State)时维持着该输出节点的状态，或使该输出节点不被驱动至一特定逻辑状态。
在各种不同的实施例中，运算元件的互补对包括P-通道上拉元件(Pull-up Device)和N-通道下拉元件(Pull-down Device)。该动态计算器可以是很简单的电路或很复杂的电路。该动态逻辑暂存器包括一输出缓冲器/反向器，该输出缓冲器/反向器具有一耦接至输出节点的输入端和一耦接至反向输出节点的输出端。
在一实施组态中，该闩锁逻辑包括一N-通道传递元件(Pass Device)，第一和第二P-通道上拉元件，一箝住(clamp)元件和一由N-通道下拉元件所形成的短堆叠(stack)。该N-通道传递元件包括一闸极，其接收上述的完成信号，以及一汲极和源极，其耦接在该预充电节点和一上拉控制节点之间。第一P-通道上拉元件包括一闸极，其接收上述的完成信号，以及一汲极和源极，其耦接在源极电压和该上拉控制节点之间。第二P-通道上拉元件包括一闸极，其耦接至该上拉控制节点，以及一汲极和源极，其耦接在源极电压和该输出节点之间。该箝住元件耦接在该预充电节点和该运算节点之间且对应于该完成信号，用以在该完成信号处于低(low)位准状态时使预充电节点箝住(clamp)至该运算节点。
短堆叠的N-通道下拉元件耦接在输出节点和接地之间且由时脉信号和预充电节点所控制。该箝住元件可包括一反向器，该反向器具有一输出端和一耦接至该完成信号的输入端；一N-通道箝住元件，其具有一耦接在该预充电节点和该运算节点之间的汲极和源极，以及一闸极，其耦接至该反向器的输出端。短堆叠的N-通道下拉元件包括第一和第二N-通道堆叠元件。第一N-通道堆叠元件包括一用以接收该时脉信号的闸极，一耦接至该输出节点的汲极以及一源极。第二N-通道堆叠元件包括一耦接至该预充电节点的闸极，一耦接至第一N-通道下拉元件的源极的汲极以及一耦接至接地(ground)的源极。
依据本发明的一实施例的动态闩锁电路包括一动态电路，一延迟反向器，一闩锁电路和一维持电路。该动态电路在时脉信号是低位准时对第一节点进行预充电且在该时脉信号进行至高位准时拉低第二节点处的位准，藉此进行第一逻辑函数的运算以控制第一节点的状态。该延迟反向器接收该时脉信号且提供一延迟反向时脉信号。该闩锁电路促使一输出节点的状态在运算期间中被第一节点的状态所控制，其中所谓的运算期间是开始于该时脉信号进行至高位准时且结束于该延迟反向时脉信号进行至低位准时，此外，尚可箝住该第一节点以隔离该输出节点。
在上述情况下，该闩锁电路可包括第一和第二N-通道元件，一反向器，一P-通道元件和一堆叠元件。第一N-通道元件在该延迟反向时脉信号是高位准时使第三节点耦接至第一节点。该反向器接收该延迟反向时脉信号且提供一延迟时脉信号。第二N-通道元件在该延迟时脉信号是高位准时使第一节点和第二节点相耦接。该P-通道元件在该延迟反向时脉信号是低位准时将第三节点拉高。该堆叠元件在第三节点是低位准时将该输出节点拉高且在运算期间若第一节点是高位准时将该输出节点拉低。该堆叠元件包括第二P-通道元件和第三，第四N-通道元件。第二P-通道元件在第三节点是低位准时将该输出节点拉高。第三与第四N-通道元件，是在该输出节点和接地之间串联耦接，用以在该时脉信号和第一节点都是高位准时将该输出节点拉低。
依据本发明的一实施例所揭露的一种动态暂存输出信号的方法包括当时脉信号是低位准时对第一节点进行预充电，当时脉信号进行至高位准时释放(Release)第一节点且拉低第二节点，当时脉信号处于高位准时在第一和第二节点之间算出一种逻辑函数以控制第一节点的逻辑状态，延迟反向该时脉信号以提供一延迟反向时脉信号，在一开始于时脉信号转高位准及结束于延迟反向时脉信号转低位准的运算期间中，以第一节点来控制该输出节点的逻辑状态，以及在运算期间中维持输出节点的逻辑状态，包括在延迟反向时脉信号为低位准状态时箝住第一节点至第二节点。
上述方法可包括缓冲与反向该输出节点。该方法包括传送该第一节点的逻辑状态至一上拉控制节点，若该上拉控制节点是低位准时，将该输出节点拉高，若该第一节点是高位准时，将该输出节点拉低。该方法可包括将该输出节点与该上拉控制节点隔离，以及将第一节点箝住至低位准，使耦接在该输出节点和一低位准节点之间的堆叠元件关闭。该方法亦可包括反向该延迟反向时脉信号以提供一延迟时脉信号，且在该延迟时脉信号是高位准状态时驱动一N-通道元件以箝住第一节点至第二节点。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1依据先前所揭示的相关发明的一较佳实施例的动态逻辑暂存器的示意图。
图2依据本发明的一较佳实施例的动态逻辑暂存器的示意图，其包括一种使输出节点隔离用的箝住机构。
图3是显示第2图的动态逻辑暂存器的操作时序图。
图4依据本发明的一较佳实施例的一种动态暂存输出信号方法的流程图。
100动态逻辑暂存器 101、103节点105动态计算器 107预充电节点109延迟反向逻辑电路 111限制逻辑电路115外加逻辑电路 117运算节点119上拉控制节点 12初始输出节点123反向器/缓冲器125维持电路125A第一反向器 125B第二反向器200动态逻辑电路 201，203节点301，302，303运算期间 305未定状态具体实施方式
以下的说明，是在一特定实施例及其必要条件下而提供，可使一般熟习此技术者能够明了以实施本发明。然而，各种对该较佳实施例所作的修改，对熟习此项技术者而言是显而易见，并且，在此所讨论的一般原理，亦可应用至其他实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所揭露的原理与新颖特征相符的最大范围。
本案的发明人认识到由于逻辑电路所需的暂存输出，其“速度”乃为该逻辑电路的关键因子，以及为使整体的设计最佳化，可藉由如元件数目的减少等方式以使速率增加及使所消耗的芯片面积下降。基于以上需求，本案发明人已开发一种动态逻辑暂存器，其提供该逻辑运算函数所需的闩锁输入和暂存输出，该逻辑函数可较快于先前组态且可最小化堆叠中的N-通道元件，藉此增加速度及减少芯片上的元件与线路布局面积，其中，该堆叠用以隔离输出信号的取样状态，请参考图1至图4来作进一步的说明，当在一管线架构中需大量使用一种使数据可由一阶级传送至另一阶级的暂存器时，本发明的实施例中所提供的动态逻辑暂存器可使全部元件的操作速率增快很多且使芯片布局面积下降。
图1是依据先前所揭示的相关发明(美国申请案号是10/730703)的一较佳实施例的动态逻辑暂存器100的示意图。动态逻辑暂存器100的输入部份包括一P-通道元件P1和一N-通道元件N2，其组成一运算元件的互补对，其中，P1的源极P1耦接至源极电压VDD且其汲极耦接至一预充电节点107以提供一信号TOP。一动态计算电路105耦接在节点107和N2的汲极之间，N2的源极耦接至接地。该动态计算电路105可以是一种简单如N-通道元件的设计，亦或可包括更复杂的运算逻辑组态。在任何情况下，该动态计算电路105在时脉信号CLK是高位准时将该TOP信号拉低以进行“运算”。而虽然图中仅显示单一数据信号(DATA)提供至动态计算电路105以进行计算，但熟悉此技术者将知悉任何数量的数据信号皆可在该运算过程中被使用。其中，该动态计算电路105所进行或计算的逻辑函数，其范围可以是很简单或很复杂。
该输入时脉信号CLK经由节点101提供至P1与N2的闸极，再分别传送至延迟反向逻辑电路109的输入端和N-通道元件N5的闸极。以下将详加说明一耦接至延迟反向逻辑电路109的限制(Qualifying)逻辑电路111。
DATA输入信号是经由节点103提供至该动态计算电路105的输入端。此外，节点107耦接至N-通道元件N6的闸极，N6的汲极则耦接至N5的源极，而N6的源极耦接至接地。N5的汲极耦接至N-通道元件N4的源极，N4的汲极耦接至一初始(preliminary)输出节点121。该延迟反向逻辑电路109的输出端耦接至节点117以提供一运算完成信号EC，其中运算节点117耦接至P2，N3和N4的闸极。P2的源极耦接至VDD。该节点107耦接至N-通道传递元件N3的源极，N3的汲极耦接至一上拉控制节点119而提供一上拉控制信号PC。该节点119耦接至P2的汲极和P3的闸极。外加逻辑(AdditionalLogic)115耦接在VDD和P3的源极之间。P3的汲极耦接至N4的汲极而在初始输出节点121上提供一输出信号Q。一维持电路125耦接至节点121，该维持电路125包括一第一反向器125A，其输入端耦接至节点121以接收Q信号且其输出端耦接至第二反向器125B的输入端，该第二反向器125B的输出端耦接至节点121。在一实施例中，该维持电路125是一种较弱的维持电路，其需由上拉元件P3或下拉元件N4-N6的堆叠来进行强化(Over-powered)。
该输出节点121耦接至反向器/缓冲器123的输入端，该反向器/缓冲器123的输出端产生一种反向的输出信号QB。“缓冲”对驱动下一逻辑或闩锁电路的输入端是有利的，尤其是在元件P3和N4-N6的堆叠通常对该节点121显示一种三态以及该反向器125B相对而言属一种较弱元件的情况下。该反向器/缓冲器123可由一非反相的缓冲器来取代以防止逻辑反向。然而，一非反向的缓冲器通常以背对背(Back-to-Back)的反向器来实施，这样可能会使不期望的延迟增加且会增加时脉至输出的延迟时间。
如先前揭示的美国申请案10/730703中所述者，互相连接的各元件P2，N3，P3，N4及该外加逻辑电路115形成一种TOP信号用的闩锁机构，其状态是在CLK的上升边缘和EC信号的下降边缘之间的短运算期间中决定。该EC信号是一CLK的延迟反向信号，在此是参考成一反向延迟时脉信号。在运算期间的TOP状态经由传递元件N3而传送至PC信号。若该动态运算逻辑信号将该TOP拉低，则该TOP使该N6关闭且该PC使P3导通。若该外加逻辑电路115在运算期间已将VDD提供至P3的源极，则一种逻辑“高”状态可经由P3提供至该输出信号Q。若该外加逻辑电路115在此期间关闭，则即使P3导通，Q的状态仍保持在先前由该维持电路125所建立的状态。随着该延迟期间之后，该EC进行至低位准，使N3和N4关闭，P2接通，其将该PC拉高，因此使P3关闭且使该输出Q成为三态。该较弱的维持电路125使Q在EC进行至低位准之后在该时脉周期的其余时段中保持在其已算出的位准。
当EC信号经由一结合元件N5的闩锁机构而进行至低位准时，代表该暂存作用已完成。当CLK进行至低位准(且因此当EC进行至高位准而使N4导通)时，则N5关闭，因此可在第二半周的时脉周期中保持反向输出信号QB的状态。在此半周的期间中，当该EC仍维持低位准时，P3亦会保持为关闭状态，而输出Q则会保持着三态状态。同时，在元件P1导通且N2关闭的状况下，会使TOP预充电至一种高逻辑(logic high)状态。在该延迟之后，当EC进行至高位准时，元件N3导通，允许该TOP(其经由P1而拉高)在PC上保持着一种高位准，因此使P3保持着关闭。
该延迟反向逻辑电路109可以用不同的方式来实现，例如，以串联方式耦接一或多个反向器。该限制逻辑电路111与延迟反向逻辑电路109结合运用，可以有效禁止EC信号在CLK进行至高位准时成为“高”位准状态，这样可防止已求出的逻辑函数TOP经由N3传送至该输出QB。在功能上，这样可使设计者在后续的时脉周期中保持住QB的先前状态。
动态逻辑暂存器100提供一动态电路的速率和运算的可组合性，除可有效降低输入数据的维持时间外，尚可使暂存器具有输出数据保留(Retention)性质。该动态逻辑暂存器100展示出一种零设定时间、短维持时间以及极微小(nominal)的时脉-输出时间，促使其速度会较一种以闩锁器配置于逻辑计算器前后的组合快很多。在延迟反向的CLK与上述的闩锁机构组合后会提供一极短之间隔期间，可允许该动态计算器的输出TOP传送至该输出Q。在该运算期间之后，当CLK在剩余的半周期中一高位准状态时，该堆叠P3，N4，N5和N6会一起运作，且在随后的半周期中，当该CLK是低位准及高位准状态时，即会在该输出节点121上保持着三态的情况，藉此，维持电路125即会在运算期间中将Q的状态保持成先前出现的状态。本发明所揭露的动态逻辑暂存器100，其所提供的复杂的逻辑运算函数的输入闩锁和输出暂存作用，可将在LATCH-LOGIC-LATCH组合中常看到的设定时间需求消除，致使数据-输出特性的时间较短。
在多元广泛的操作环境下，如，在一种由低温，低压和一可产生快速P-通道元件和低速N-通道元件的过程来表示的环境中，有必要将动态逻辑暂存器的特性最佳化以提供优越的性能。而在各种模拟中知悉，由包括3个N-通道元件N4-N6的储存节点隔离堆叠中，其呈现一种改良该动态逻辑暂存器100的速率和性能的机会。熟悉此项技术者将了解一N-或P-堆叠中元件数目的降低可使速度获得改良且进一步造成物料的节省。例如，须知悉的是当由2元件式堆叠进行至3元件式堆叠时，若欲在3元件式堆叠中维持着一与2元件式堆叠中相同的下拉强度，则不只需要另一晶体管，且3个晶体管中的每一个必须较2元件式堆叠中的元件的宽度大1.5倍。因此，芯片电路布局上需要更多的面积以提供相同的下拉强度。
图2是依据本发明的一较佳实施例所实现的动态逻辑暂存器200示意图，其与该动态逻辑暂存器100相同的元件和组件是以相同的参考符号来表示。由3个N-通道元件N4-N6所构成的堆叠缩减成由2个N-通道元件N5和N6所构成的堆叠，其中N4已删除，而由N5的汲极直接耦接至该初始输出节点121。载有EC信号的节点117提供至反向器U1的输入端，该反向器U1在其位于节点201上的输出端上提供一种EC的反向信号(称为ECB信号)。由于该运算完成信号EC是CLK的延迟反向信号，则该ECB信号即为一有效的CLK延迟信号，称之为延迟时脉信号。节点201耦接至一新N-通道元件N7的闸极，该N7的汲极耦接至节点107(该TOP信号)且其源极耦接至N2的汲极。N2的汲极形成一种可发出一运算信号EV的节点203。以类似于动态逻辑暂存器100的手段中，该N2的汲极，或EV信号，在CLK确定是高位准状态时会被下拉成低位准，以便由动态计算电路105来进行运算。
当该EC信号成为低位准时，有必要隔离输出节点121提供Q信号，而此种隔离功能是由先前的动态逻辑暂存器100的元件P3和N4来达成。隔离输出信号Q是考虑到在电路中没有失当的操作结果下由DATA输入信号所可能造成的干扰。通常将输入信号需要保持稳定的时间称之为“保持(hold)”时间。在该保持时间届满之后，DATA输入已不需保持稳定。在动态逻辑电路200中将N4删除会使N-通道元件的堆叠由3个元件下降至2个元件，但却无法提供一种将N-通道元件N5和N6所提供的路径隔离的机构，造成输出节点121无法与接地端隔离。因此，若估算TOP信号是处于低位准，则DATA信号在EC成为低位准之后所形成的任何波动(且N5由CLK信号所导通)可能造成TOP变成为高位准状态，N6的导通将Q信号拉低使输出状态恶化。
然而，反向器U1和N-通道元件N7集合而成的一种闩锁或箝制机构，会在EC信号处于低位准时将节点107箝住(clamp)至与节点203同位准，而使TOP信号不会成为高位准(虽DATA有波动造成)，直到CLK随后进行至低位准以便在下一运算周期对该TOP信号进行预充电时为止。此种改良式的动态逻辑暂存器200可确保TOP信号由EC下降至低位准时仍保持着低位准直到CLK下次又成为低位准为止。因此，当EC转为低位准时，ECB会变成高位准而使N7导通且将TOP信号箝住至EV的逻辑状态。这样会在相关的期间迫使TOP信号成为低位准，使DATA信号的任何波动(其可能另外使TOP信号成为高位准)现在即可经由N-通道元件N7所吸收。以此种方式可故意使TOP在EC成为低位准时放电，于是在CLK信号的剩余半周期中可使该输出信号Q被隔离。
图3是显示动态逻辑暂存器200的操作时序图，其中CLK，EC，ECB，DATA，TOP，EV，PC，Q和QB信号对时间轴绘成。在T0时，CLK信号是低位准，使TOP信号预充电成“高”逻辑位准。该EC信号最初是处于高位准使P2关闭且使N3导通，因此该PC信号最初由该TOP信号经由N3而拉至高位准。该ECB信号是EC信号的反向状态，因此最初是处于低位准而使N7关闭。P3和N5关闭以提供一种三态情况至该Q信号，即由维持电路125保持Q信号在先前的状态。在所描述的情况中，Q信号最初在T0时是处于逻辑”高”状态，而QB信号是处于低位准状态，DATA信号最初是处于高位准状态。在所示的特殊组态中，该动态计算电路105在DATA信号处于高位准时会有效耦接节点107和203。因此，即使CLK处于低位准时N2关闭，TOP信号最初也会经由该动态计算电路105将EV信号拉高。
运算期间是开始于CLK信号的每一上升边缘且结束于延迟反向时脉信号EC的下降边缘。该运算期间的时段是由延迟反向逻辑电路109的”延迟量”来定义。该CLK信号在下一时间点T1上升，使P1关闭且使N2和N5导通以初始化一如标号301所示的第一运算期间。而该EV信号在N2导通时被拉低。TOP信号在运算期间的状态取决于该动态计算电路105对该DATA信号所进行的运算。在所示的动态计算电路105的实施例中，该DATA信号在时间T1时处于高位准使动态计算电路105进行运算以便在运算期间301将TOP信号拉低，于是使N6关闭。由于EC信号在运算期间301仍保持着高位准，因此TOP的状态经由N3传送至PC信号，同样也使PC信号变成低位准而使P3导通。假设该外加逻辑电路115在运算期间将VDD提供至P3的源极，则Q信号会被拉高(或仍保持着高位准)而QB信号会被拉低(或仍保持着低位准)。
在T2时，由于该延迟反向逻辑电路109的延迟期间已届满，则EC信号成为低位准而使N3关闭、P2导通以及使该运算期间301结束。ECB信号成为高位准使N7导通而将节点107箝住至节点203，使得N2导通时EV将TOP信号拉低。PC信号又经由P2而被VDD拉高，使P3关闭。由于CLK处于高位准，则N5保持着导通。在DATA保持高位准时，TOP信号处于低位准而维持N6关闭，于是该Q信号被隔离。在CLK处于高位准的T3半周期期间，DATA信号成为低位准。虽然N2仍然导通，但有赖于动态计算电路105的特殊组成，造成TOP信号的状态将不能决定，造成DATA信号的波动可能意外地促使TOP信号成为高位准。虽然反向器U1在剩余周期中将ECB拉高且使N7导通，然而，TOP的保持低位准以及N6关闭，却使Q仍保持着隔离状态。在这种方式中，DATA信号的波动将不会造成威胁而使Q信号拉低。该维持电路125在CLK是高位准的剩余周期中会使Q信号保持高位准，而反向器123会使QB信号保持在逻辑“低”位准。
在随后的时间T4中，发生CLK信号的一个下降边缘，造成N2关闭及P1回复导通的状态，于是TOP信号又再次经由P1的VDD而预充电成为高位准。在CLK信号在T4成为低位准时，N5关闭，使得即使该TOP拉高而导通N6，该输出节点121仍保持着隔离状态。由于CLK在时间T4变成低位准时N2关闭，且由于ECB仍是高位准而使N7导通，TOP不再被EV拉低，相对地，EV却被TOP拉高。在EC信号于时间T5变成高位准时，N3导通，使TOP的高位准又一次经由该传递元件N3而传送至PC信号，此时该PC信号保持高位准且P3关闭。由于DATA是低位准且N2和N7关闭，因此在时间T5后，CLK为低位准的剩余周期时段，如标号305所示者，EV的状态是未定的。虽然EV由于先前已被驱动成高位准而仍保持着高位准状态，且也可能因为被DATA的高度干扰而驱动成高位准，但该EV的状态在这段时间中仍是不合逻辑的。
在CLK信号于时间T6时的一个上升边缘开始时操作上基本上是相同的。然而，在此种情况下，该DATA信号(其在CLK信号的前一上升边缘时是高位准)是低位准且大约在与该CLK信号在时间T6时相同的时间时确定成为高位准。在EC信号成为低位准时，在由时间T6至下一时间T7的第二运算期间中，由于DATA信号是高位准，因此DATA信号可藉由该动态计算电路105以充份的时间操作来正确地计算出，而使得Q和QB信号可确定成正确的状态。在这种方式中，熟悉此项技术者可知悉该设定时间即使在DATA信号的移转时间与CLK的初始运算时间几乎相同的情况下，仍会因为逻辑函数而可成功计算出其值为一有效值零。在CLK信号下一个上升边缘时间T8到EC信号的下一个下降边缘时间T9之间的第三运算期间，如标号303所示，操作情况是类似的。然而，在此种情况下，DATA信号是设定成低逻辑位准，促使该动态计算电路105无法进行运算，而使TOP信号保持高位准，N6维持导通状态。由于EC信号仍保持着高位准，则N3导通且该TOP的高位准状态会传送至PC信号而使P3关闭。该CLK信号使N5导通，且由于TOP仍保持着高位准，则Q信号大约在时间T8时经由下拉元件N5和N6所形成的短堆叠而放电至低逻辑位准，而该QB信号也大约在时间T8时由反向器123设定成高位准。当EC信号在时间T9成为低位准而使该运算期间303结束时，该PC信号经由P2而被VDD拉高(或保持着高位准)，使P3关闭。虽然DATA在时间T9时保持着低位准的情况下该TOP信号仍可保持着高位准，但该TOP信号仍经由N7而由EV箝住至低位准，此乃因ECB信号成为高位准所造成。因此，在该运算期间303届满时，P3和N6元件又一次提供一种三态情况至Q信号。类似于先前所述的方式，由该维持电路125在该周期的剩余时段中维持着Q信号的状态。在此种方式中，该Q和QB信号在运算期间会进行切换且在该运算期间届满之后的CLK周期期间中仍会保持着稳定状态。
当EC信号经由元件P2，P3，N3，N5，N6，N7和U1所形成的闩锁和箝住逻辑电路而成为低位准时，在每一运算期间届满时该暂存功能即已完成。该EC信号成为低位准会使N3关闭且使P2导通，P2会将PC信号拉高使P3关闭，且TOP信号经由ECB而由N7拉低。因此，在CLK信号是高位准时的第一前半时脉周期中，Q信号会由该上拉元件P3与由下拉元件N5和N6所形成的短堆叠隔离。在CLK信号成为低位准以开始该时脉周期的第二半周时，N5会关闭且当EC信号仍保持着低位准以及P3亦保持关闭时，则可保持Q信号(其仍由上拉与下拉元件保持着隔离状态)的状态。同时，P1的导通与N2的关闭，会造成该TOP信号预充电至高位准。当EC信号成为高位准时，N3导通，允许TOP信号的高位准状态传送至PC信号，于是使P3保持着关闭。由每一运算期间届满至下一运算期间开始时，该Q和QB信号的状态由该维持电路125维持着而与输入数据信号的变化无关。
该外加逻辑115电路的功能是无视或防止Q信号上有高位准的逻辑输出。该限制逻辑电路111耦接或与延迟反向逻辑电路109结合，以便在CLK信号成为高位准时有效地禁止EC信号成为高位准，这样可防止表示运算逻辑函数的TOP信号不会经由N3传送至输出端QB。这样的功能可使一设计者在必要时可在后续的时脉周期中维持Q和QB信号的先前状态。
图4是依据本发明的一较佳实施例的一种动态暂存输出信号的方法流程图。操作开始于步骤401中，在时脉信号是低位准时，第一节点会被预先充电。在步骤403中，当时脉信号转移至高位准以开启一逻辑函数的运算时，如，动态计算电路105在该时脉信号确定是高位准时，会依据一或多个输入数据信号来执行一种逻辑函数的运算时，第一节点会被释放(released)且第二节点被拉低以控制第一节点的逻辑状态。在步骤405中，该时脉信号被延迟且被反向以提供一种延迟反向时脉信号。例如，该延迟反向逻辑电路109将该CLK信号延迟以提供EC信号。该时脉延迟的期间可被设定以提供一种确保该逻辑函数被计算完成时所需的最小延迟。在同步管线结构中，如，在一种管线式微处理器或类似物件中，阶级的延迟可依据每一级所对应的逻辑函数而改变。另一方式是可依据最小的时间需求决定一般的延迟时间以计算出在各阶级中所需的最长逻辑运算期间。该延迟的期间所建立的一种运算期间，起始于该时脉信号的操作上的转移点(例如，CLK的上升边缘)，以及相对于该延迟反向时脉信号的下一转移点(例如，EC下一次的下降边缘)。
在步骤407中，该输出节点的逻辑状态是依据运算期间所决定的第一节点的逻辑状态来控制。请参考该动态逻辑暂存器100，若TOP在运算期间保持着高位准状态，则Q信号会被闩锁成低位准，但若TOP在运算期间拉到低位准状态，则Q信号会被闩锁成高位准状态。在步骤409中，该输出节点(例如，Q信号)的逻辑状态会在运算期间届满和下一运算期间开始之间维持着。这包括在运算期间或至少在CLK信号下次变低之间，箝制第一节点至第二节点以从第一节点隔离该输出节点。在所示的实施例中，由U1所反向而成的EC信号会提供一延迟时脉信号ECB，其在该运算期间结束之后会使N7导通。这样可将TOP拉低直到CLK下次又变成低位准时为止，于是将该堆叠元件N6关闭而隔离该输出节点。在这种方式中，一旦逻辑状态在每一运算期间届满时决定后，输出状态即会被维持住直到下一运算期间，以确保输出信号的完整性，无论输入数据信号变动与否。在步骤411中，缓冲与反向该输出节点以驱动随后的输入端。
依据本发明的一较佳实施例的动态逻辑暂存器，其提供一种动态电路在速率和运算上的可组合性，其不仅有效降低输入数据的维持时间，同时也使暂存器具有输出数据保留特性，另外更显示一种零设定时间，一很短的保持时间和一极短的时脉-输出时间，因此使该项设计较另一种在逻辑计算器前后都设有闩锁器的组态快很多。一CLK的延迟反向信号(例如，EC信号)在与闩锁和箝住机构组合时可提供一种较短的运算期间，此运算期间可允许该动态计算器的输出(例如，TOP信号)传送至初始输出节点(例如，Q信号)。在该运算期间之后，各输出堆叠元件(例如，P3，N5，N6)在该CLK信号是高位准时的剩余半周期中一起操作，且在随后当CLK信号是低位准与高位准时的半周期中，会使三态情况提供至该初始的输出节点。U1和N7形成一种箝住电路以使TOP保持低位准，这样有利于该输出节点的隔离，且可在堆叠组态中删除N-通道元件，以便在多元广泛的操作环境中使展现出最佳化的效能。特别是，较小(例如，较窄)的N-通道元件可用来使短堆叠(二个元件)维持着与三个元件时相同的下拉强度。同时，也可增加速度以及减少芯片线路布局上的面积。
依据本发明的一较佳实施例所提供的一动态逻辑暂存器机构，亦可对复杂的逻辑计算函数提供一种输入闩锁和输出暂存的功能。另外，由于本发明可消除常见于LATCH-LOGIC-LATCH组态中所需的设定时间，因此可使数据-输出的时间特性明显减少。动态逻辑暂存器机构对简单以至复杂的逻辑运算函数提供了闩锁输入和暂存输出，可较目前的组态快很多。当使用于需依赖大量的暂存器将数据一级传过一级的管线架构时，本发明即可使整体元件的操作速率大大地增加。
虽然，本发明是以较佳实施例来做详细的描述，但其他的较佳实施例及变化亦为可能且是可预期的。例如，动态计算电路可依需求而设计成简单或非常复杂。另外，限制逻辑电路与外加逻辑电路亦可省略或以熟悉本技术领域者可了解到的任何适当方式加以实现。此外，虽然本发明所揭露的实施方式是利用金属氧化半导体(MOS)型态的元件，其包括了互补式金属氧化半导体元件，如NMOS与PMOS晶体管等，惟其依然可以利用类似态样或类比的技术型态与架构来实施，例如双极性元件或是类似的元件等等。
权利要求
1.一种动态逻辑暂存器，其特征在于其包括一运算元件互补对，对应于一时脉信号且提供一预充电节点和一运算节点；一延迟反向逻辑电路，用以接收该时脉信号且输出一由该时脉信号延迟与反向而成的完成信号；一动态计算器，其耦接在预充电节点和该运算节点之间，在一该时脉信号的运作边缘和该完成信号的下一边缘之间的运算期间中，根据至少一输入数据信号来运算一逻辑函数；一闩锁逻辑电路，对应于该时脉信号、该完成信号以及该预充电节点的状态，是在该运算期间中使一输出节点的状态可由该预充电节点的状态来决定，箝住该预充电节点以防止至少一数据信号的波动传送至该输出节点；以及一维持电路，其耦接至该输出节点。
2.根据权利要求1所述的动态逻辑暂存器，其特征在于其中所述的运算元件互补对包括一P-通道元件，具有一用来接收该时脉信号的闸极，一耦接在一源极电压和该预充电节点之间的汲极和源极；以及一N-通道元件，具有一用来接收该时脉信号的闸极，一耦接在该运算节点和接地端之间的汲极和源极。
3.根据权利要求1所述的动态逻辑暂存器，其特征在于其中所述的闩锁逻辑包括一N-通道传递元件，具有一用来接收该完成信号的闸极，一耦接在该预充电节点和一上拉控制节点之间的汲极和源极；一第一P-通道上拉元件，具有一用来接收该完成信号的闸极，一耦接在一源极电压和该上拉控制节点之间的汲极和源极；一第二P-通道上拉元件，具有一耦接至该上拉控制节点的闸极，一耦接在一源极电压和该输出节点之间的汲极和源极；一箝住元件，耦接在该预充电节点和该运算节点之间且对应于该完成信号，用以在该完成信号在低位准时箝住该预充电节点至该运算节点；以及一短堆叠式N-通道下拉元件，耦接在该输出节点和接地端之间，且由该时脉信号和该预充电节点所控制。
4.根据权利要求3所述的动态逻辑暂存器，其特征在于其中所述的箝住元件包括一反向器，具有一输入端和一输出端，该输入端耦接至该完成信号；以及一N-通道箝住元件，包括一耦接在该预充电节点和该运算节点之间的汲极和源极，一耦接至该反向器的输出端的闸极。
5.根据权利要求3所述的动态逻辑暂存器，其特征在于其中所述的短堆叠式N-通道下拉元件包括一第一N-通道堆叠元件，包括一用来接收该时脉信号之闸极，一耦接至该输出节点的汲极以及一源极；以及一第二N-通道堆叠元件，包括一耦接至该预充电节点的闸极，一耦接至该第一N-通道下拉元件的源极的汲极以及一耦接至接地端的源极。
6.根据权利要求3所述的动态逻辑暂存器，其特征在于其中更包括一外加逻辑电路，耦接在源极电压和该第二P-通道上拉元件之间，用以防止该输出节点的选定状态。
7.根据权利要求1所述的动态逻辑暂存器，其特征在于其中更包括一输出缓冲器/反向器，具有一耦接至该输出节点的输入端以及耦接至一反向输出节点的输出端。
8.一种动态闩锁电路，其特征在于其包括一动态电路，在时脉信号是低位准时对第一节点进行预充电，以及在时脉信号转为高位准时将第二节点拉高，以便计算一逻辑函数来控制第一节点的状态；一延迟反向器，用以接收该时脉信号以及提供一延迟反向时脉信号；一闩锁电路，耦接至该动态电路和该延迟反向器，用以在一开始于该时脉信号转为高位准状态且结束于下一反向延迟时脉信号转为低位准状态的运算期间中，使一输出节点的状态由第一节点的状态来控制，以及箝住该第一节点以隔离该输出节点；以及一维持电路，耦接至该输出节点。
9.根据权利要求8所述的动态闩锁电路，其特征在于其中所述的动态电路包括一P-通道元件，用以在该时脉信号是低位准时对第一节点进行预充电；一逻辑电路，耦接在第一和第二节点之间，用以计算该逻辑函数；一N-通道元件，耦接至该第二节点，用以在该时脉信号变成高位准时使该逻辑电路计算该逻辑函数。
10.根据权利要求8所述的动态闩锁电路，其特征在于其中所述的闩锁电路包括一第一N-通道元件，用以在该延迟反向时脉信号是高位准时耦接一第三节点至该第一节点；一反向器，用以接收该延迟反向时脉信号以及提供一延迟时脉信号；一第二N-通道元件，用以在该延迟时脉信号是高位准时使该第一节点和第二节点耦接在一起；一第一P-通道元件，用以在该延迟反向时脉信号是低位准时将该第三节点拉高；以及一堆叠元件，耦接至该输出节点，在该第三节点是低位准时将该输出节点拉高且在该运算其间若第一节点是高位准时将该输出节点拉低。
11.根据权利要求10所述的动态闩锁电路，其特征在于其中所述的堆叠元件包括一第二P-通道元件，其在该第三节点是低位准时将该输出节点拉高；以及一第三和一第四N-通道元件，是以串联方式耦接于该输出节点和接地端之间，用以在该时脉信号和第一节点都是高位准时将该输出节点拉低。
12.根据权利要求8所述的动态闩锁电路，其特征在于其更包括一外加逻辑电路，耦接至该闩锁电路，以防止该输出节点的一预定的逻辑状态。
13.一种动态暂存输出信号的方法，其特征在于其包括当一时脉信号是低位准时，预充电第一节点；当该时脉信号变成高位准时，释放(Release)第一节点且拉低第二节点；对一耦接在第一和第二节点之间的逻辑函数进行运算，该逻辑函数在时脉信号是高位准时控制第一节点的逻辑状态；延迟及反向该时脉信号以提供一延迟反向时脉信号；在一开始于该时脉信号转成高位准时且结束于下一该延迟反向时脉信号转成低位准的运算期间中，以第一节点来控制一输出节点的逻辑状态；以及在各运算期间之间维持该输出节点的逻辑状态，包括当该延迟反向时脉信号是低位准时，箝住该第一节点至第二节点。
14.根据权利要求13所述的动态暂存输出信号的方法，其特征在于其中更包括缓冲与反向该输出节点。
15.根据权利要求13所述的动态暂存输出信号的方法，其特征在于其中维持该输出节点的逻辑状态，包括耦接一维持电路至该输出节点。
16.根据权利要求13所述的动态暂存输出信号的方法，其特征在于其中以第一节点来控制该输出节点的逻辑状态包括传送该第一节点的一逻辑状态至一上拉控制节点；若该上拉控制节点是低位准时，拉高该输出节点的位准；以及若第一节点是高位准时，拉低该输出节点的位准。
17.根据权利要求16所述的动态暂存输出信号的方法，其特征在于其中维持该输出节点的逻辑状态包括隔离该输出节点与该上拉控制节点；以及箝住该第一节点至一低位准状态，以关闭耦接在该输出节点和一低位准节点之间的堆叠元件。
18.根据权利要求17所述的动态暂存输出信号的方法，其特征在于其中箝住该第一节点至低位准包括反向该延迟反向时脉信号以提供一延迟时脉信号；以及在该延迟时脉信号是高位准时，驱动一N-通道元件以箝住该第一节点至第二节点。
全文摘要
一种动态逻辑暂存器，包括一运算元件互补对，一延迟反向逻辑电路，一动态计算器，一闩锁逻辑电路，和一耦接至输出端的维持电路。该运算元件互补对是对应于一时脉信号且提供一预充电节点和一运算节点。该延迟反向逻辑电路输出一由时脉信号延迟反向而成的完成信号。该动态计算器耦接在该预充电节点和该运算节点之间，用以在该时脉与完成信号操作边缘间的运算期间中，依据一数据信号来计算一逻辑函数。该闩锁逻辑电路在运算期间中使一输出节点的状态可由该预充电节点的状态来决定，此外，需箝住该预充电节点以防止数据信号的波动传送至该输出节点。
文档编号H03K19/173GK1731679SQ200510090699
公开日2006年2月8日 申请日期2005年8月18日 优先权日2004年8月24日
发明者伊慕兰·库瑞希, 詹姆士·R·蓝德博格 申请人:威盛电子股份有限公司