专利名称：：为降低数字－时间转换器直接数字合成中的杂波而引入抖动的系统和方法
技术领域：
：本发明一般涉及基于数字-时间转换器(DTC)的直接数字合成器(DDS)电路，并且更具体地涉及使用抖动(dither)来降低DDS输出的频谱中的杂波。
背景技术：
：直接数字合成(DDS)合成器电路常常包含数字-时间转换器(DTC)来在其输出产生矩形波。可以在无线收发信机中使用基于DTC的DDS的输出以提供本地振荡器(LO)信号。尽管经常与使用DDS关联的常见问题涉及容许杂散发射电平(杂波)以及噪声基底，然而由于可以在具有零锁定时间(zerolocktime)的非常宽的范围上调谐DDS输出频率，因此在无线收发信机中使用DDS同样提供了很多优点。关于DDS的杂散发射，存在造成输出矩形波的频谱中的杂波的两种误差源。这两种误差源包括失配误差和量化误差。失配误差指的是由于过程失配延迟和锁定环路误差而造成的DTC误差。量化误差是通过量化过程引入的误差或失真。尽管存在使用抖动来消除量化误差对杂波的影响的现有方法，然而其对于减少失配误差并无作用。如本领域所公知的，通过在舍入之前添加小于最低有效位的噪声电平来完成抖动。添加的噪声具有将很多短期误差在频谱上扩展为宽带噪声的作用。可以对抖动算法进行小的改进，例如将噪声整形到不那么有异议的区域，但是该过程仍然是一个添加了增进性能所必要的最少量噪声的简单过程。美国专利No.4,933,890中示出了该类抖动方法的一个例子，在此通过引用将其并入本文。现有技术图1说明了用于量化数字块101的输出的DDS100。使用抖动源103将低电平噪声或者抖动注入加法器105以便消除周期性的量化误差。量化器107将数字块101和抖动源103的和舍入到2-m的最接近的倍数，其中m是DTC111的输入的位宽度。现有技术图2示出了DDS100的时序图。第A行示出了参考时钟。第B行示出了数字块101的输出v(n)，即在小数点后具有k个比特的一连串分数。第C行示出了数字块的输出en1(n)，即用于指示被启动以产生脉冲的时钟周期的启动信号。数字块的输出v(n)和en1(n)描述了可以认为是合成器输出的理想(无量化或失配误差)版本的脉冲波形。信号v(n)与含于理想脉冲波形的脉冲的脉冲延迟成比例。第D行示出了理想的脉冲波形。它由一列脉冲组成。脉宽等于Tclk/2，与参考时钟的脉宽相同。脉冲的上升沿相对于参考时钟的上升沿延迟，其中延迟量与v(n)的值成比例。信号v(n)和en1(n)中的改变，即更新，发生在参考时钟的上升沿。在2个上升时钟沿之间的间隔内，理想的脉冲波形仅当en1(n)＝1时含有上升沿。可以这样说，即en1(n)＝1使得该周期能够产生脉冲，并且在周期结束之前及时定位脉冲的上升沿。具体地，定位脉冲以便从时钟的上升沿到脉冲的上升沿的时延等于v(n)×Tclk。v(n)是0到1-2-k之间的分数。数字块输出的位宽度k设置用于延迟理想化脉冲波形中的脉冲的分辨率，即设置理想化脉冲波形的周期。在图2的实例波形第D行中，周期是(1+3/32)×Tclk。周期Tout受限于用于设置周期的分辨率以及Tclk≤Tout≤max{Tout}。最大的Tout，即max{Tout}，归结于某种硬件或软件的考虑，其将取决于实施。由于理想化脉冲波形的输出频率Fout是Tout的倒数，k还设置了用于将Fout设置在以下范围内的分辨率Foutmin＜＝Fout＜＝Fclkmin{Fout}≤Fout≤Fclk其中min{Fout}＝(max{Tout})-1。数字块输出的位宽度k超过DTC输入的位宽度m。在图2中，因为数字块的输出v(n)是一连串5比特的二进制数(具有分母25或32的分数)，所以k＝5，以及因为DTC的输入w(n)是一连串3比特的二进制数(具有分母23或8的分数)，所以m＝3。尽管图2是出于说明的目的，然而实际上典型的应用很可能具有大于k＝5以及m＝3的位宽度。因此量化是必要的，并且如文中所述通过抖动源103、加法器105以及量化器107来实现。由于量化，就脉冲延迟时间而言并不保持精确定时。这种对误差的定时使得抖动(jitter)及量化误差能量出现在DTC输出的频谱中。然而，注意到DTC的输出具有与理想化脉冲波形相同的频率分辨率，并且如以上所提及的，该分辨率是由数字块输出v(n)的位宽度设置的。如文中所指出的，量化器107对数字块101和抖动源103的和进行舍入。第E和F行示出了抖动源和加法器的2的补数输出(complementoutput)。抖动源是均匀分布在-2-m-1≤d(n)≤2-m-1范围内的离散随机变量。本领域的工作人员可以认识到，图2中对范围的限制是正/负二分之一个量化间隔，或者2-4＝1/16。第F行示出了加法器105的2的补数输出。作为例子，在图2中的第二周期内v(n)＝3/32。那么v(n)+d(n)在1/32≤v(n)+d(n)＜5/32的范围内，并且由于量化器舍入到2-m或1/8的最接近的倍数，因此得到q(n)＝0或1/8。因而，可以示出量化器舍入到q(n)＝0的概率为1/4并且舍入到q(n)＝1/8的概率为3/4。在具有v(n)＝3/32的周期的总体均值中，计算出平均误差为-3/32×(1/4)+1/32×(3/4)＝0。本领域的工作人员会进一步认识到，在大量周期的总体均值中，定时误差由于量化而趋近于零。由于舍入，量化器输出范围是0到1.000，并且在小数点前需要数字。另一方面，对于DTC输入来说，小数点前没有数字并且范围是0到二进制数0.111，代表7/8。w(n)＝1.000不是有效的DTC输入。w(n)＝1.000通常不是用于实现DTC的有效DTC输入是因为如果它有效，则它会对应于延迟了Tclk的脉冲，即相对于时钟周期n的上升沿一个时钟周期。利用w(n+1)＝0同样可以产生等效脉冲，即相对于时钟周期n+1的上升沿的零延迟。信号q(n)和en1(n)通过求模模块109耦合于DTC的输入。图2中的第H和I行示出了求模模块的输出。在q(n)不等于1.000或don’tcare的周期内，求模模块相当于透明通过。换句话说，在这样的周期内，w(n)＝q(n)并且en2(n)＝en1(n)。在q(n)＝1.000的周期内，求模模块输出w(n)＝don’tcare以及en2(n)＝0。此外，在下一时钟周期，周期#n+1，求模模块输出w(n)＝0以及en2(n)＝1。在q(n)＝don’t_care的周期内，求模模块通过w(n)＝don’t_care以及en2(n)＝en1(n)，除非在前一时钟周期内q(n-1)＝1.000。最后，高分辨率的数字-时间转换器(DTC)111用于在时域上的正确时刻精细定位输出信号113的各边沿。如本领域所公知的，DTC111的时间分辨率直接决定了输出信号113的谱纯度。输出信号113是这样的矩形波，其频谱含有杂波和可测噪声基底。DTC在输出产生相对于参考时钟延迟的脉冲。图2的第J行示出了脉冲宽度为Tclk/2。从参考时钟的上升沿到输出脉冲的上升沿可以测量出理想的时延量，并且该时延量等于w(n)×Tclk。图2中第D行中的理想波形和第K行中所示出的量化误差以及诸如DTC失配误差的其它误差项的数学相加，等于实际的合成器输出Out(t)。如第K行所示，量化误差没有图案。量化误差中的任何图案会造成Out(t)的频谱中的谱线或杂波。抖动消除了量化误差具有图案并且因此消除了量化误差在Out(t)的频谱中造成杂波。DTC误差是由于DTC非理想化而造成的输出脉冲在延时方面的误差。两类DTC误差是DTC失配误差和DTC热噪声或设备噪声误差。DTC失配误差指的是具有离散分布的误差，即可能的值的有限集合，并且其与DTC的输入信号w(n)相关。举例来说，DTC失配误差可以是由于使用抽头延迟线实现的DTC中有限的抽头匹配精度造成的。对于可能的w(n)的集合中的每个元素来说，在可能的失配误差值的集合中都有关联的元素。在一个周期内，在响应w(n)中生成的脉冲的失配误差以1.0的概率等于在该周期内与w(n)的值关联的元素。另一方面，DTC热噪声是随机的，与w(n)不相关。虽然现有技术系统中的抖动消除了量化误差对杂波的影响，但是其并未减少失配误差对杂波的影响。与在图1中看到的系统关联的一个问题在于其在最大杂波电平取决于DTC误差的情况下使用抖动。在无线接收机中，获得足够低的杂散发射以使用DDS来产生LO信号要求极其精确的DTC。使用当前的技术，例如如此精确的DTC并不实际，其使得现有技术系统非常难于在实际应用中使用。因此，对提供具有改善量化误差和失配以降低整体杂散发射存在需要。
发明内容本发明针对改进型抖动，其不仅有效消除直接数字合成器中量化误差对杂散发射的影响，而且还减少失配误差对任何杂散发射的影响。根据本发明，数字块的输出用于计算进入随机访问存储器(RAM)的表格的地址。图1是示出了在直接数字合成器(DDS)中使用抖动的现有技术框图；图2是现有技术图1中所示的DDS的现有技术时序图；图3是示出了根据本发明引入抖动来减少数字-时间转换器误差的框图；图4是时间线图，其说明了对图3中所示的数字-时间转换器(DTC)的理想延迟与地址的比较、理想延迟与输入的比较以及实际延迟与输入的比较；图5是用于减少如图3所示的DTC误差的系统和方法的可选实施例；图6是用于减少如图3所示的DTC误差的系统和方法的另一可选实施例。具体实施例方式虽然本说明书包括了被认为是新颖的、限定本发明的特征的权利要求，但是相信通过考虑以下结合附图的描述，将会更好地理解本发明，图中沿用相同的参考数字。当DTC输出中对脉冲延迟的定时误差由量化误差控制时，现有技术抖动从两方面有效地显著降低了合成器输出的频谱中的杂波。首先，如文中所描述的，现有技术系统分解了与合成器所产生的输出脉冲关联的定时误差中的图案。特别地，合成器分解了定时误差中由于量化而造成的图案，尽管其不能够分解定时误差中由于DTC失配所造成的图案。其次，同样如文中所描述的，在大量输出周期的总体均值中，由于量化而造成的定时误差趋近于零。不幸的是，当DTC失配误差相比于量化误差在量级上增加时，现有技术抖动日趋不能实现那两方面。现有技术抖动消除了量化误差对杂波的影响，但却不能够减少DTC失配误差的影响。在本发明中，通过提供查找表(look-uptable)克服了这一问题，该查找表将2k个等间隔延迟映射到用于与抖动源结合的2k个值。如现有技术系统中，数字块输出v(n)对应于理想化脉冲波形中一个脉冲的延迟量。在en1(n)＝1(并且因此v(n)不等于don’t_care)的周期内，电路读取对应于该周期内v(n)的值的查找表值。然后将所读取的值与抖动源结合并将其量化，并且将量化器输出断言(assert)于DTC输入。量化器输出的统计量由所读取的值控制。如果所读取的值介于两个量化电平之间，那么量化器输出的值以概率P等于偏左的量化电平，并且以概率1-P等于偏右的量化电平。查找表值设置了P的值。假设v(n)的相同值同样出现在其它周期内，则含有v(n)的值的大的周期集的平均延迟是gx×P+gx+2-m×(1-P)，其中gx是DTC针对w(n)＝x产生的实际(包括失配误差的)延迟，以及gx+2-m是DTC针对w(n)＝x+2-m产生的实际延迟。所读取的表值控制P，并且因此控制平均延迟。尽可能精确地设置查找表值以便得到趋近于理想延迟量的平均延迟，即v(n)×Tclk。通过首先测量在DTC输出的脉冲延迟与DTC输入w(n)的值的比较来找到装载在查找表中的值。然后在提供查找表值的计算中使用该测量。DTC测量、查找表值计算以及装载查找表可以在生产过程中一次进行。可选地，设备可以含有自动测量DTC的电路，其中微处理器用于计算表值并装载表格。该电路可以周期性地操作，在温度或供电电压可能改变DTC特性的间隔更新表格。如果需要中断合成器输出以便更新表值，则更新可以发生在例如分组间时间(inter-packettime)。现参照图3，DDS300包括数字块301，其用于提供输入到乘法器307的k比特宽的数字。如本领域工作人员可以认识到的，术语离散量化处理器或二进制处理器也与数字块301同义。如现有技术系统中，数字块的输出v(n)和en1(n)描述了可以认为是理想的(非量化的、无误差的)合成器输出版本的脉冲波形。在2个上升时钟沿之间的间隔内，理想的脉冲波形仅在en1(n)＝1时含有上升沿。可以说，en1(n)＝1使得该周期能够产生脉冲，并且及时定位脉冲以便上升沿出现在该周期结束之前。上升时钟沿和脉冲的上升沿之间的延迟等于v(n)×Tc，其中v(n)是0到1-2-k之间的分数。虽然RAM要求整数值输出，但是v(n)是分数，因此乘法器用于提供通过将v(n)中的小数点移位k个二进制数位而得到的整数。乘法器的系数是2的幂，因此可以通过硬连线移位实现乘法器。将数字乘法器307的输出用作进入随机访问存储器(RAM)305的数字地址。将RAM305的输出提供给添加抖动源307的加法器309。然后将加法器309的输出提供给量化器311、求模模块313和DTC317。如图4所示，时间线图说明了理想延迟与地址地比较、理想延迟与DTC317的输入的比较以及如图3所示的实际延迟与DTC317的输入的比较。第A行示出了理想化的脉冲波形中脉冲的理想时延量与数字块输出宽度k等于5的地址的比较。如上所述，定位合成器输出的理想化版本中的脉冲以便从时钟的上升沿到脉冲的上升沿的时延等于v(n)×Tclk或addr×2-k×Tclk。令D(addr)＝addr×2-k×Tclk表示对于地址addr的理想延迟。第B行示出了DTC产生的脉冲的理想时延量与DTC输入宽度m等于3时的DTC输入w(n)的比较。从时钟的上升沿到输出脉冲的上升沿的理想延迟等于w(n)×Tclk，其中w(n)在0到1-2-m的范围之间。图4的第C行示出了在延迟周期非均匀间隔的情况下实际延迟的情形。因而时间线示出了对于0到7的DTC317的输入值，DTC实际产生的延迟量。下面概述用于计算查找表值的过程。作为示例，当该过程按照地址7进行时，在地址7装载的表值获得以下信息。对应于地址7的理想时延出现在w(n)＝1/8和w(n)＝2/8时的实际的DTC延迟之间的间隔内，如图4中箭头401所指示的。在地址7装载的表值中所获得的其它信息是以下2个时间增量值之间的比D(addr＝7)与在w(n)＝1/8时实际的DTC延迟之间的差，以及在w(n)＝2/8与w(n)＝1/8时实际的DTC延迟之间的差。通过在工厂的一次性设置，或在操作期间的周期性设置，对DTC进行测量。这是使用工厂的测量设备或使用专门设计来测量DTC的片上电路来实现的。特别地，所测量的是DTC输出的脉冲延迟与DTC的输入值w(n)的比较。图4第C行示出了可以收集的测量数据的例子。在收集测量之后可以计算表值。对于每个地址，计算存储在该地址的值为value(addr)=x+2-m(D(addr)-gxgx+2-m-gx)=x+2-mϵ]]>其中k是数字块的输出的位宽度。在图4中k＝5。m是DTC的输入的位宽度。在图4中m＝3。如以上所定义的，D(addr)＝addr×2-k×Tclk。作为例子，在图4中，D(7)＝7/32×Tclk以及D(20)＝20/32×Tclk。x＝在DTC不产生大于D(addr)的脉冲延迟的情况下可以应用于DTC输入的最大值，即最大的w(n)。在时间线上一起绘制了实际的脉冲延迟和D(addr)，如图4中，并且发现相对于D(addr)偏左或正好与D(addr)重合的延迟。那么x便是对应于该点的w(n)。作为例子，在图4中addr＝7时x＝1/8，以及addr＝20时x＝4/8。gx＝DTC在w(n)＝x时产生的实际延迟；gx+2-m＝DTC在w(n)＝x+2-m(如果x+2-m＜1.000)时产生的实际延迟；Tclk如果x+2-m＝1.000。设计这一等式以获得在DTC输出的脉冲的理想延迟是D(addr)以及量化器随机挑选了w(n)＝x或w(n)＝x+2-m的情况下的状态，其中挑选w(n)＝x导致延迟小于理想值的脉冲，而挑选w(n)＝x+2-m导致延迟大于理想值的脉冲。本领域的工作人员可以认识到量化器的输出在囊括(即包含)非量化值的两个量化电平之间抖动。存储在地址的值处于范围[x，x+2-m]内。由于抖动范围在-2-m-1≤d(n)＜2-m-1上，并且量化器量化到2-m的最接近的倍数，因此可以容易看出量化器的输出要么等于w(n)＝x，要么等于w(n)＝x+2-m。存储在该地址的值正好等于x时是例外。在这种情况下，量化器量化到w(n)＝x的概率为1.0。量化器的输出以概率P等于理想偏左的电平，即w(n)＝x，以及以概率1-P等于偏右的电平，即w(n)＝x+2-m。可以示出，由于抖动是均匀分布在范围-2-m-1≤d(n)＜2-m-1上的离散随机变量，因此得到P等于1-ε。对ε的定义体现于以上等式中。注意到该结果，即P＝1-ε，是假设抖动源的位宽度超过存储在RAM地址的字的位宽度。此外，厄普西隆(epsilon)等于以下2个时间增量值之间的比D(addr)与在w(n)＝x时实际的DTC延迟之间的差，以及在w(n)＝x+2-m与w(n)＝x时实际的DTC延迟之间的差。显然0≤ε＜1。注意到，ε占据了存储在RAM的字的h-m个最低有效位，并且x占据了m个最高有效位。对于存储在RAM中的每一个表值来说，都存在ε的和P＝1-ε的对应值。作为例子，对于地址7存在P＝1-ε的对应值。还存在x的对应值，偏左的量化电平。在地址等于7的周期内得到的平均延迟是gx×P+gx+2-m×(1-P)，其中如以上所定义的，gx是在w(n)＝x时实际得到的延迟(包括失配误差)，以及gx+2-m是在w(n)＝x+2-m时实际得到的延迟。换句话说，由gx×P+gx+2-m×(1-P)给出在地址等于7的有限数量的周期集上的平均延迟。平均延迟(利用该表达式计算的)等于假设良好测量下达到合适精确度的理想延迟D(addr)。在测量理想以及RAM字的位宽度无限的限制下，平均延迟趋近于理想延迟。可以示出，合成器输出的频谱中的最高杂波电平取决于查找表的精确度，而查找表的精确度又取决于测量的精确度。以上提及的占据了存储在RAM的字的最低有效位的ε的值控制P。x和ε一起控制平均延迟。使用在DTC上获得的测量，利用以上等式得到ε的值。图3所示的DDS300中，求模模块313具有与现有技术DDS中相同的功能性。在q(n)＝1.000的周期内，求模模块输出q(n)＝don’t_care以及en2(n)＝0。此外，在下一时钟周期，周期#n+1，求模模块输出q(n)＝0以及en2(n)＝1。因而q(n)＝1.000在周期n+1内引起q(n)＝0.000，对应于相对于时钟周期n的上升沿延迟Tclk的脉冲。出于此原因，对gx+2-m的定义含有IF语句，其在x＝1-2-m的情况下将gx+2-m设为等于Tclk。如果DTC失配误差不严重，则作为例子，对于从27到31或28到31的地址范围，以上等式中的x可以是7/8。应当注意，对于x＝7/8，x+2-m＝8/8＝1。在地址处于针对x＝7/8的范围的周期内，w(n)在周期n内的7/8与周期n+1内的0之间抖动。如果DTC失配误差严重，则作为例子，以上等式中的x可以是5/8，甚至是对于地址＝31。这代表在DTC中，延迟显著大于标称值。在具有地址＝31的周期内，w(n)在周期n内的5/8与周期n内的6/8之间抖动。由于RAM输出r(n)决不等于1.000，因此求模模块在100％的时间透明通过。在另一种情况下，DTC失配误差严重，对于从20到31的整个地址范围，x可以是例如7/8。在具有此范围中的地址的周期内，w(n)在周期n内的7/8与周期n+1内的0之间抖动。在对文中所定义的理想DTC的描述中，对于w(n)＝0，输出的脉冲的延迟是零，其中从时钟的上升沿测量延迟。换句话说，对于w(n)＝0，输出脉冲的上升沿与参考时钟的上升沿对齐。这并不是对w(n)＝0时的理想延迟的唯一可能的识别，并且不同的方法可能便于某些应用。对于某些应用来说，合成器输出与参考时钟的对齐，即相对于参考时钟的相位，可能并不重要。对输出信号仅有的要求可能是谱纯度，换句话说，即是使脉冲在时间上均匀间隔的定时误差。在这种情况下，为了计算RAM表值，考虑DTC在w(n)＝0时产生的实际延迟作为理想延迟是方便的。这在图3中进行了说明，其中看出w(n)＝0时的实际延迟与w(n)＝0时的理想延迟对齐。然而注意到，一旦建立针对w(n)＝0的理想延迟，就没有了识别w(n)不等于零(即是除了w(n)＝0之外的w(n))时的理想延迟的灵活性。为了保持谱纯度，要求理想延迟与w(n)的比较以间隔2-m×Tclk在时间上均匀隔开，如图3所示。此外，一旦建立针对w(n)＝0的理想延迟，就没有了识别理想延迟与地址的比较的灵活性。地址＝0时的理想延迟与w(n)＝0时的理想延迟对齐，如图3所示。要求理想延迟与地址的比较以间隔2-k×Tclk在时间上均匀隔开，如图3所示。即使相对于参考时钟的相位是重要的，仍然存在针对计算RAM表值的方法的一些灵活性。作为例子，产生Fout＝2/3×Fclk的两个序列是v1(n)＝0，16，x，0，16，x…和v2(n)＝30，x，14，30，x，14，…。举例来说，假设RAM查找表值是利用w(n)＝0时的理想延迟计算，从时钟沿测量并被标识为零。保证在v1(n)情况下的合成器的输出具有与参考时钟的边沿对齐的边沿(假设查找表计算中所使用的测量是精确的)。现在假设RAM表值是利用DTC在w(n)＝0时为了计算RAM表值而考虑了理想延迟所实际产生的延迟计算的。在v2(n)情况下的合成器的输出可能实际具有比在v1(n)情况下更接近于与时钟沿对齐的边沿。可以利用这样的控制逻辑来实现数字块，即该控制逻辑通过输出例如序列v2(n)而非v1(n)来操纵相位。因而，本发明涉及提供RAM305内的查找表，其从2k个等间隔延迟映射到用于与抖动源结合的2k个值。基于DTC217的测量计算存储在查找表中的值。由DDS200产生的杂散发射电平将取决于查找表的精确度，而查找表的精确度又取决于DTC217的测量精度。文中所描述的本发明应用于失配误差是非零值的时候，并且不同于现有技术形式的抖动，其即使在数字块输出的位宽度并未超过DTC输入的位宽度的情况下也是有效的。如果现有技术图1的DDS100在数字块输出产生调制序列，并且因此在DDS输出113产生FM/PM调制矩形波，则失配误差不是周期性的。然而，如果利用频谱分析仪测量矩形波输出113的频谱，则仍有可能会观察到由于失配误差所造成的杂波。这取决于专门针对测量杂波的频谱分析仪设置。频谱分析仪在每个分辨单元所花费的时间取决于扫描时间和其它参数。降低失配误差杂波的方法常常保留对何时调制DDS输出的要求。图5说明了本发明的可选实施例，其描述了用于提供减少RAM的长度(即地址数)的装置的直接数字合成器500。将数字块501的输出舍入到RAM511地址的位宽度。与图3相比较，这是使用附加抖动源503和量化器507来实现的。例如，如果RAM511是32地址RAM，那么量化器507会将加法器505的输出舍入到5比特。然后将其输入到乘法器509并提供给RAM511。然后将RAM511的数据输出供给加法器515，加法器515结合抖动源513将j个比特提供给量化器517。如文中所指出的，量化器517向求模模块519提供范围从0到1且包括0和1的数。在q(n)＝1.000的周期内，求模模块输出w(n)＝don’t_care和en2(n)＝0。此外，在下一时钟周期内，周期#n+1，求模模块输出w(n)＝0和en2(n)＝1。因而，存在两个量化阶段。量化器507将数据量化到RAM511输入的长度。第二量化器(量化器517)阶段用于将数量化到DTC521所要求的输入长度。图6说明了本发明的另一可选实施例，其描述了直接数字合成器600，该直接数字合成器提供RAM用于从DTC输入值映射到与抖动源结合的值，为DTC中的信号路径上的一个或多个延迟元件创建控制信号。该控制信号是随机的，具有由表值控制的统计量。如文中所指出的，加法器605将抖动源603与数字块601的输出相结合以向量化器607提供j比特宽的数。量化器舍入到2-m的最接近的倍数，产生应用于求模模块609的输出信号q(n)。求模模块对于q(n)的所有值都是透明的，除了q(n)＝1.000，求模模块将其推进下一时钟周期。将求模模块的输出应用于DTC611和乘法器614。乘法器向RAM615的地址端口提供整数乘积w(n)×2-m，并且读取存储在那里的值。加法器617计算所读取的值与抖动源621的和。通过2级量化器619量化加法器617的输出。将1比特量化器输出e(n)应用于DTC613的控制端口610。在控制端口610的信号e(n)控制DTC中信号路径上的单个延迟元件。在en2(n)＝1的周期内，DTC产生延迟w(n)×2-m+e(n)×δ+mism{w(n)}的脉冲，其中e(n)为0或1，并且mism{w(n)}是与该周期内w(n)的值关联的失配误差。由e(n)控制的延迟元件在e(n)＝1时引入δ的延迟，以及在e(n)＝0时引入零延迟。抖动源均匀分布在-1/2与1/2之间，并且存储在RAM查找表中的值处于0到1之间。因而在周期#n，量化器输出0的概率P(n)由P＝1-r(n)给出，其中r(n)是在该周期内从RAM读取的值。量化器输出1的概率是1-P。假定在特定周期内从RAM读取的值是r(n)＝tv(7)，其中tv(7)是存储在地址7的表值。在读取地址7处的值的所有周期的集合上所计算的DTC输出的平均脉冲延迟等于w(n)×2-m+(1-P)×δ+mism{w(n)＝2-m×7}，其中P＝1-tv(7)，并且mism{w(n)＝2-m×7}项是与w(n)＝2-m×7关联的失配误差。使用mism{w(n)}的且达到测量精确程度的测量值计算查找表值，并且将精确的表值装载在RAM中，(1-P)×δ项抵消了失配误差项。在DDS600的变体中，量化器619输出0和-1，其中应用于控制端口610的-1以增量(delta)降低延迟。在另一变体中，量化器619为2比特宽并且输出0、1和-1。在又一变体中，在DTC中的信号路径上存在多于一个的延迟元件。合并到DTC中的多路复用器可以针对选择输入使用w(n)，并且然后将端口610处的控制信号路由至2m个延迟元件之一。延迟元件由于失配而提供不同的延迟增量(delta-delay)，因此在特定周期内的δ取决于在该周期内(并且因此在该周期内的w(n)上)所挑选的特定的延迟元件。总之，本发明定义了一种新的抖动方法，其通过使用至少一个抖动源以及从2k个等间隔延迟映射到用于与抖动源结合的2k个值的RAM，不但消除了量化误差对杂散发射的影响，而且还减少了失配误差对这些发射的影响。虽然已经说明并描述了本发明的优选实施例，但是显然并不会如此限制本发明。在不背离如所附权利要求所限定的本发明的精神和范围的情况下，本领域的工作人员会想到数目众多的修改、改变、变体、置换和等效。权利要求1.一种包括用于降低数字-时间转换器(DTC)杂波的系统的直接数字合成器(DDS)，包括至少一个抖动源；随机访问存储器(RAM)，包括用于存储延迟误差值的查找表；以及其中将所述查找表的输出与所述抖动源相结合，用于补偿所述DTC中的不等单位延迟值。2.根据权利要求1的所述DDS，其中所述DTC包括具有多路复用至输出的串连反相器的数字延迟线。3.根据权利要求2的所述DTC，其中针对延迟值单独调整所述串连的反相器。4.根据权利要求2的所述DTC，其中在所述多路复用的输出路径中提供单独的延迟调整。5.根据权利要求1的所述DDS，其中在所述RAM中确定、维持和更新所述延迟误差值。6.根据权利要求1的所述DDS，进一步包括离散处理器，所述离散处理器确定所述DTC的理想延迟值，用于路由至所述DDS的输出。7.根据权利要求6的所述DDS，其中通过所述存储的延迟误差值来修改所述离散处理器的理想延迟值。8.根据权利要求7的所述DDS，其中从所述理想延迟值产生已修改的延迟值，用于与所述至少一个抖动源求和。9.根据权利要求1的所述DDS，其中对通过将所述查找表的输出与所述抖动源相结合所产生的值进行舍入。10.根据权利要求1的所述DDS，其中提供通过将所述查找表的输出与所述抖动源相结合所产生的值作为所述DTC的输入，用于提供可调延迟。全文摘要一种直接数字合成器(DDS)(300)，其使用用于降低数字－时间转换器(DTC)(317)中的杂散发射的系统。该DDS(300)包括一个或多个抖动源(307)以及随机访问存储器(RAM)(305)。此RAM(305)通过使用查找表的输出来利用存储了延迟误差值的查找表，该查找表的输出与抖动源(307)相结合以补偿DTC(317)中的不等单位延迟值。文档编号H03B21/00GK101032074SQ200580033286公开日2007年9月5日申请日期2005年9月14日优先权日2004年9月30日发明者托马斯·L·格拉迪沙尔,罗伯特·E·施滕格尔申请人:摩托罗拉公司