专利名称：差动式运算放大器的制作方法
技术领域：
本发明涉及一种差动式运算放大器。
背景技术：
作为提高了抗噪声性的运算放大器，一般使用差动式运算放大器(例如专利文献1)。图9是表示差动式运算放大器的一般结构的图。差动式运算放大器100包括P型MOSFET101～108、N型MOSFET109～112、以及共模反馈电路(CMFB电路)115。
对P型MOSFET101～103的栅极施加偏置电压VB3，对P型MOSFET104～106的栅极施加偏置电压VB2，由此构成差动式运算放大器100中的电流源。另外，对与P型MOSFET104、106串联连接的N型MOSFET109、110的栅极施加偏置电压VB1。
而且，P型MOSFET104与N型MOSFET109之间的电位成为差动输出的一方的输出电压VOUTP，P型MOSFET106与N型MOSFET110之间的电位成为差动输出的另一方的输出电压VOUTN。
与P型MOSFET102、105串联连接的P型MOSFET107、108构成差动电路。而且，对P型MOSFET107的栅极施加差动输入的一方的输入电压VINP，对P型MOSFET108的栅极施加差动输入的另一方的输入电压VINN。即，构成差动输出VOUTP、VOUTN对应差动输入VINP、VINN而变化的结构。
而且，N型MOSFET111、112和P型MOSFET107、108以及N型MOSFET109、110串联连接，对栅极施加从共模反馈电路115输出的控制电压VBC。
共模反馈电路115控制输出控制电压VBC，以使运算放大器的输出电压VOUTP、VOUTN的同相电压(中间电压)VC成为基准电压COMVREF。即，在同相电压VC高于基准电压COMVREF时，控制电压VBC增高。如果控制电压VBC增高，则N型MOSFET111、112的漏极电流增加，因此使得输出电压VOUTP、VOUTN降低，同相电压VC也降低。反之，在同相电压VC低于基准电压COMVREF时，控制电压VBC降低。如果控制电压VBC降低，则N型MOSFET111、112的漏极电流减少，所以输出电压VOUTP、VOUTN增高，同相电压VC也增高。
这样，在运算放大器100中，通过控制对N型MOSFET111、112的栅极施加的电压VBC，将输出电压VOUTP、VOUTN的同相电压VC控制为规定的基准电压COMVREF。
而且，在运算放大器100中，为了降低1/f噪声，一般是增大N型MOSFET111、112的栅极电容。图10是表示N型MOSFET111的一般的结构例。N型MOSFET111为了增大栅极电容，如图所示可构成为，将某一尺寸的N型MOSFET111a～111j，例如10个并联连接。另外，N型MOSFET112也具有与N型MOSFET111同样的结构。
特开平7-86850号公报但是，在被输入到运算放大器100中的输入电压VINP、VINN的振幅大的情况下，输出电压VOUTP、VOUTN的变化也增大，由此使得同相电压VC的晃动也增大。如果同相电压VC的晃动大，则控制电压VBC的变动幅度增大。而且，如果控制电压VBC的变动幅度增大，则N型MOSFET111、112的漏极电流的变化量增大，使得运算放大器100中的电流变化量增大。因此，在输入电压VINP、VINN的振幅大的情况下，运算放大器的失真系数变差。
另外，由于N型MOSFET111、112的栅极电容大，所以为了使共模反馈电路115稳定动作，需要增大共模反馈电路115中的电流量，因而使运算放大器100的消耗电流增大。
发明内容
本发明鉴于上述的问题，其目的是提供一种可抑制失真系数劣化、降低消耗功率的差动式运算放大器。
为了达到上述的目的，本发明的差动式运算放大器是一种用于输出与第1和第2输入电压对应的第1和第2输出电压的差动式运算放大器，具有差动电路，其根据所述第1和第2输入电压而动作；控制电压生成电路，其生成用于使所述第1和第2输出电压的中间电压成为规定的基准电压的控制电压；可变电流生成电路，其与所述差动电路串联连接，并生成与所述控制电压对应的可变电流；和恒定电流生成电路，其与所述可变电流生成电路并联连接，并生成恒定电流，利用所述可变电流和所述恒定电流，将所述中间电压控制成为所述基准电压。
而且，所述差动电路可具有控制电极被施加所述第1输入电压的第1晶体管；和控制电极被施加所述第2输入电压的第2晶体管，所述可变电流生成电路可具有第3晶体管，其与所述第1晶体管串联连接，控制电极被施加所述控制电压；和第4晶体管，其与所述第2晶体管串联连接，控制电极被施加所述控制电压；所述恒定电流生成电路可具有第5晶体管，其与所述第3晶体管并联连接，控制电极被施加规定的恒定电压；和第6晶体管，其与所述第4晶体管并联连接，控制电极被施加所述恒定电压。
并且，也可以使所述可变电流生成电路的电流驱动能力小于所述恒定电流生成电路的电流驱动能力。
而且，所述恒定电流生成电路可以通过将第1个数的规定尺寸晶体管并联连接而构成，所述可变电流生成电路可以通过把小于等于上述第1个数的第2个数的所述晶体管并联连接而构成。
由此，可提供一种能够抑制失真系数劣化、降低消耗功率的差动式运算放大器。
图1是表示本发明的差动式运算放大器的概略结构的图。
图2是表示差动放大电路的构成例的图。
图3是表示N型MOSFET的构成例的图。
图4是表示同相电压生成电路的构成例的图。
图5是表示控制电压生成电路的构成例的图。
图6是表示偏置电路的构成例的图。
图7是表示使用了运算放大器的积分器的构成例的图。
图8是表示积分器的动作的时序图。
图9是表示差动式运算放大器的一般结构的图。
图10是表示N型MOSFET的一般结构例的图。
图中1-差动式运算放大器；11-差动放大电路；12-同相电压生成电路；13-控制电压生成电路；14-偏置电路；21～28-P型MOSFET；29～34-N型MOSFET；41、42-电阻；43、44-电容；51～54-P型MOSFET；55～58-N型MOSFET；61-恒流源；62～68-N型MOSFET；69～73-P型MOSFET；80-积分器；81～84-电容；SW1～SW8-开关电路。
具体实施例方式
＝＝差动式运算放大器＝＝图1是表示本发明的差动式运算放大器的概略结构的图。差动式运算放大器1具有差动放大电路11、同相电压生成电路12、控制电压生成电路13以及偏置电路14。
差动放大电路11输出与差动输入VINP(第1输入电压)、VINN(第2输入电压)对应的差动输出VOUTP(第1输出电压)、VOUTN(第2输出电压)。同相电压生成电路12和控制电压生成电路13，是将差动输出VOUTP、VOUTN的同相电压(中间电压)控制成为规定的基准电压的共模反馈电路。同相电压生成电路12生成并输出差动输出VOUTP、VOUTN的同相电压。控制电压生成电路13将同相电压VC与规定的基准电压COMVREF比较，并对控制电压VBC进行控制输出到差动放大电路11，从而使同相电压VC成为基准电压COMVREF。偏置电路14是生成用于驱动差动放大电路11和控制电压生成电路13的偏置电压的电路。
图2是表示差动放大电路11的构成例的图。差动放大电路11具有P型MOSFET21～28和N型MOSFET29～34。
P型MOSFET21～23的栅极被施加从偏置电路14输出的偏置电压VB3，P型MOSFET24～26被施加从偏置电路14输出的偏置电压VB2。P型MOSFET21～23与P型MOSFET24～26串联连接，作为电流源动作。
P型MOSFET27、28构成差动电路，P型MOSFET27(第1晶体管)的栅极被施加差动输入的一方的输入电压VINP，P型MOSFET28(第2晶体管)的栅极被输入差动输入的另一方的输入电压VINN。即，在输入电压VINP与输入电压VINN相等时，流经P型MOSFET27、28的电流相等，但在例如输入电压VINP比输入电压VINN小的情况下，流经P型MOSFET27的电流比流经P型MOSFET28的电流多。
N型MOSFET29、30与P型MOSFET24、26串联连接，其栅极被施加偏置电压VB1。而且，P型MOSFET24与N型MOSFET29之间的电位成为差动输出的一方的输出电压VOUTP，P型MOSFET26与N型MOSFET30之间的电位成为差动输出的另一方的输出电压VOUTN。该差动输出VOUTP、VOUTN对应差动输入VINP、VINN变化。
而且，N型MOSFET31(第3晶体管)与P型MOSFET27串联连接，N型MOSFET33(第4晶体管)与P型MOSFET28串联连接。并且，N型MOSFET32(第5晶体管)与N型MOSFET31并联连接，N型MOSFET34(第6晶体管)与N型MOSFET33并联连接。而且，N型MOSFET31、33的栅极被施加从控制电压生成电路13输出的控制电压VBC，N型MOSFET32、34的栅极被施加从偏置电压生成电路14输出的偏置电压VB0。因此，N型MOSFET31、33的漏极电流是对应控制电压VBC而变化的可变电流，N型MOSFET32、34的漏极电流是恒定电流。
这里，施加在N型MOSFET31、33的栅极的控制电压VBC，在同相电流生成电路12和控制电压生成电路13的控制下，在同相电压VC比基准电压COMVREF高时增高，在同相电压VC比基准电压COMVREF低时降低。而且，在控制电压VBC增高时，N型MOSFET31、33的漏极电流增加，输出电压VOUTP、VOUTN降低，同相电压VC也降低。另外，在控制电压VBC降低时，N型MOSFET31、33的漏极电流减少，输出电压VOUTP、VOUTN增高，同相电压VC也增高。这样，在差动放大电路11中，将同相电压VC控制成为基准电压COMVREF。
另外，N型MOSFET31、33相当于本发明的可变电流生成部，N型MOSFET32、34相当于本发明的恒定电流生成部。而且，在同相电压VC为基准电压COMVREF时的控制电压VBC，与施加在N型MOSFET32、34的栅极的偏置电压VB0相等。
图3是表示N型MOSFET31、32的构成例的图。如图所示，N型MOSFET31可以采用将规定尺寸的N型MOSFET31a～31d，例如4个(第2个数)并联连接的结构。而且，N型MOSFET32可以采用将与N型MOSFET31a相同尺寸的N型MOSFET32a～32f，例如6个(第1个数)并联连接的结构。因此，在控制电压VBC与偏置电压VB0相等的情况下，N型MOSFET31的漏极电流比N型MOSFET32的漏极电流小。即，能够使N型MOSFET31的电流驱动能力比N型MOSFET32的电流驱动能力小。
另外，在本实施方式中，虽然根据并联连接的相同尺寸的N型MOSFET的个数使N型MOSFET31的电流驱动能力小于N型MOSFET32的电流驱动能力，但减小电流驱动能力的方法不限于此。例如，即使在利用相同数量的N型MOSFET构成N型MOSFET31、32的情况下，通过使N型MOSFET31的尺寸小于N型MOSFET32的尺寸，也可以使N型MOSFET31的电流驱动能力小于N型MOSFET32的电流驱动能力。
图4是表示同相电压生成电路12的构成例的图。同相电压生成电路12由电阻值相同的2个电阻41、42和容量相同的2个电容43、44构成。电阻41与电容43并联，其一端被施加输出电压VOUTP。另外，电阻42与电容44并联，其一端被施加输出电压VOUTN。而且，电阻41和电容43与电阻42和电容44串联连接，其连接点的电压成为同相电压VC。另外，也可以取代电阻41、42，而使用开关电容。
图5是表示控制电压生成电路13的构成例的图。控制电压生成电路13具有P型MOSFET51～54和N型MOSFET55～58。P型MOSFET51的栅极被施加从偏置电路14输出的偏置电压VB3。而且，P型MOSFET52与P型MOSFET51串联连接，其栅极被施加从偏置电路14输出的偏置电压VB2。即，P型MOSFET51、52构成控制电压生成电路13中的电流源。
P型MOSFET53、54构成差动电路，P型MOSFET53的栅极被施加基准电压COMVREF，P型MOSFET54的栅极被施加同相电压VC。并且，N型MOSFET55、56与P型MOSFET53、54串联连接，其栅极被施加从偏置电路14输出的偏置电压VB1。而且，N型MOSFET57、58与N型MOSFET55、56串联连接，N型MOSFET57的栅极被施加P型MOSFET53与N型MOSFET55的连接点的电压，N型MOSFET58的栅极被施加P型MOSFET54与N型MOSFET56的连接点的电压。另外，施加在N型MOSFET58的栅极的电压成为控制电压生成电路13的输出，即控制电压VBC。
在这样的控制电压生成电路13中，当同相电压VC高于基准电压COMVREF时，P型MOSFET54的漏极电流小于P型MOSFET53的漏极电流，控制电压VBC增高。相反，当同相电压VC低于基准电压COMVREF时，P型MOSFET54的漏极电流大于P型MOSFET53的漏极电流，控制电压VBC降低。
图6是表示偏置电路14的构成例的图。偏置电路14具有恒流源61、N型MOSFET62～68、以及P型MOSFET69～73。N型MOSFET62～65、和P型MOSFET69～72分别形成渥尔曼电流镜像电路。
N型MOSFET63、65的栅极被施加恒流源61与N型MOSFET62的连接点的电压，该电压成为偏置电压VB0。另外，偏置电压VB0也被施加到N型MOSFET68的栅极。
N型MOSFET66被二极管连接，其栅极和漏极的电压被施加到N型MOSFET62、64的栅极，该电压成为偏置电压VB1。而且，与N型MOSFET68串联连接的N型MOSFET67的栅极被施加偏置电压VB1。
P型MOSFET73被二极管连接，并与N型MOSFET67串联连接。而且，P型MOSFET73的栅极和漏极的电压被施加到P型MOSFET70、72的栅极，该电压成为偏置电压VB2。另外，P型MOSFET70与N型MOSFET64的连接点的电压被施加到P型MOSFET69、71的栅极，该电压成为偏置电压VB3。
这样，通过偏置电压生成电路14，生成用于驱动差动放大电路11和控制电压生成电路13的偏置电压VB0～VB3。
以上，对本发明实施方式的差动式运算放大器1进行了说明。如上所述，在差动放大电路11中，构成差动电路的一方的晶体管，即P型MOSFET27与并联连接的N型MOSFET31、32串联连接。而且，构成差动电路的另一方的晶体管，即P型MOSFET28与并联连接的N型MOSFET33、34串联连接。而且，N型MOSFET32、34的栅极被施加规定的偏置电压VB0，N型MOSFET31、33的栅极被施加控制电压VBC。
由此，在控制电压VBC发生了变化的情况下，虽然N型MOSFET31、33的漏极电流变化，但N型MOSFET32、34的漏极电流不变化。因此，与对N型MOSFET31～34全部的栅极施加控制电压VBC的情况相比，差动放大电路11中的电流变化量减少。即，在运算放大器1的输入电压VINP、VINN的振幅大时，输出电压VOUTP、VOUTN的变动也增大，与此同时，控制电压VBC的变动幅度也增大，但由于运算放大器1中的电流变化量少，所以可抑制失真系数的劣化。
而且，从控制电压生成电路13向差动放大电路11的反馈电流只流入N型MOSFET31、33。因此，与反馈电流流入所有N型MOSFET31～34的情况相比，减小了从控制电压生成电路13观察的栅极电容。因此，可减少为了确保相位宽裕度而必要的控制电压生成电路13的电流量，从而减少了运算放大器1的消耗电流。
并且，如本实施方式所示，通过使N型MOSFET31、33的电流驱动能力小于N型MOSFET32、34的电流驱动能力，可提高基于控制电压VBC的变化的电流变化量的抑制效果，从而抑制了失真系数的劣化。
另外，通过抑制差动放大电路11中的电流变化量，也抑制了输出电压VOUTP、VOUTN的晃动，缩短了运算放大器1的调整(settling)时间。因此，通过使用运算放大器1构成积分器，可提高积分精度。
图7是表示使用了运算放大器1的积分器的构成例的图。积分器80由运算放大器1、电容81～84、以及开关电路SW1～SW8构成。另外，开关电路SW1～SW4和电容81构成开关电容，同样，开关电路SW5～SW8和电容82构成开关电容。
图8是表示积分器80的动作的时序图。如图所示，在时钟信号CLOCK为H电平时，开关电路SW1、SW3导通，开关电路SW2、SW4截止，一方的输入电压Vin+由电容81采样。然后，在时钟信号CLOCK为L电平时，开关电路SW1、SW3截止，开关电路SW2、SW4导通，通过将被采样的电荷向电容83中蓄积，进行积分。同样，另一方的输入电压Vin-也进行积分。
并且，在积分器80中，为了提高积分精度，需要在积分期间内完成积分。即，在时钟信号为L电平的期间，需要使输出电压Vout+、Vout-处于稳定的状态。这里，由于运算放大器1如上述那样调整时间短，所以在积分器80中进行积分所需要的时间也短。因此，即使在使积分器80以高频率动作的情况下，也能够可靠地进行积分，从而可提高积分精度。
另外，上述实施方式是为了容易理解本发明的示例，不能认为是对本发明的限定。在不脱离本发明的技术思想的范围内可进行变更和改良，并且，本发明也包括这些等同物。
例如，在本实施方式中，采用了图2所示的差动放大电路的结构，但差动放大电路的结构不限于此，只要具有被施加了控制电压VBC的晶体管即可。而且，通过与被施加控制电压VBC的晶体管并联设置被施加规定电压(在本实施方式中是VB0)的晶体管，可达到与本实施方式的运算放大器1同样的效果。
权利要求
1.一种差动式运算放大器，用于输出与第1和第2输入电压对应的第1和第2输出电压，具有差动电路，其根据所述第1和第2输入电压而动作；控制电压生成电路，其生成用于使所述第1和第2输出电压的中间电压成为规定的基准电压的控制电压；可变电流生成电路，其与所述差动电路串联连接，并生成与所述控制电压对应的可变电流；和恒定电流生成电路，其与所述可变电流生成电路并联连接，并生成恒定电流，利用所述可变电流和所述恒定电流，将所述中间电压控制成为所述基准电压。
2.根据权利要求1所述的差动式运算放大器，其特征在于，所述差动电路具有第1晶体管，其控制电极被施加所述第1输入电压；和第2晶体管，其控制电极被施加所述第2输入电压，所述可变电流生成电路具有第3晶体管，其与所述第1晶体管串联连接，控制电极被施加所述控制电压；和第4晶体管，其与所述第2晶体管串联连接，控制电极被施加所述控制电压；所述恒定电流生成电路具有第5晶体管，其与所述第3晶体管并联连接，控制电极被施加规定的恒定电压；和第6晶体管，其与所述第4晶体管并联连接，控制电极被施加所述恒定电压。
3.根据权利要求1或2所述的差动式运算放大器，其特征在于，所述可变电流生成电路的电流驱动能力小于所述恒定电流生成电路的电流驱动能力。
4.根据权利要求3所述的差动式运算放大器，其特征在于，所述恒定电流生成电路通过将第1个数的规定尺寸晶体管并联连接而构成，所述可变电流生成电路通过将小于等于上述第1个数的第2个数的所述晶体管并联连接而构成。
全文摘要
本发明提供一种可抑制失真系数的劣化，减少消耗功率的差动式运算放大器。该差动式运算放大器用于输出与第1和第2输入电压对应的第1和第2输出电压，具有差动电路，其根据所述第1和第2输入电压而动作；控制电压生成电路，其生成用于使所述第1和第2输出电压的中间电压成为规定的基准电压的控制电压；可变电流生成电路，其与所述差动电路串联连接，并生成与所述控制电压对应的可变电流；和恒定电流生成电路，其与所述可变电流生成电路并联连接，并生成恒定电流，利用所述可变电流和所述恒定电流，将所述中间电压控制成为所述基准电压。
文档编号H03F3/45GK1933324SQ20061012163
公开日2007年3月21日 申请日期2006年8月23日 优先权日2005年9月12日
发明者大西章甲 申请人:三洋电机株式会社