专利名称：胚胎型硬件重构控制配置电路的制作方法
技术领域：
本发明涉及一种可重构控制配置电路，更明确地说涉及一种胚胎型硬件重构控制配置电路，属于信息技术领域。
背景技术：
数字系统的复杂度日益增加，但是其可控性和可靠性并没有得到相应的提高，因此，人们提出了对故障进行动态自检测、自修复的要求，并努力寻找新的容错系统设计方法。受到胚胎细胞的生长发展、生物体自修复、个体学习、群体遗传进化机制等生物特点的启发，学者们提出了一种模仿生物体的多细胞组织体系结构的新型硬件，即胚胎型硬件。而作为胚胎型硬件的一个重要组成部分，即重构控制配置电路在胚胎型硬件重构过程中起着核心的控制配置作用，主要用来实现将经过进化算法得到的染色体(配置位串)正确配置到相应的胚胎阵列单元中，从而最终实现胚胎型硬件的自修复、自复制的容错功能。国内外对于基于仿生生物启发式思想的胚胎型硬件的电路体系结构、内部主电路的构成及工作机理已经进行了一些较深入的研究，并取得了一定的研究成果，但对于与胚胎电路主电路协同工作的重构控制配置电路的设计研究方面所做的工作并不多。多伦多大学电气工程的Jonathan Rose助理教授以及加利福尼亚大学电气工程及计算机科学的Alberto Sangiovanni-Vincentilli教授介绍现场可编程门阵列FPGA的内部结构时就其控制配置电路的构造原理方面进行了研究。CornellUniversity大学电气及计算机工程学院的John Teifel和Rajit Manohar就如何保证FPGA配置数据位流的安全可靠性问题进行了讨论。在国内，对胚胎电子学的研究尚处于起步阶段。武汉大学、西安电子科技大学以及东北大学等高校在关于现场可编程门阵列FPGA的结构设计及控制电路方面做了一些较简单的研究，但并没有取得实质性的进展。深圳大学信息工程学院EDA中心对功能模块基于多路选择器结构的胚胎电子阵列的内部结构、工作原理以及FPGA的可重构控制配置原理做了一些初步的研究。总之现有文献中没有给出一种在胚胎型硬件中切实可行的重构控制配置电路，都是只作了一些初步的研究，在实际应用中并不能取得很好的效果。
发明内容
本发明的目的在于提供一种在胚胎型硬件中切实可行的重构控制配置电路，为面向深空等恶劣应用环境的胚胎型硬件提供一种具有准确实时的重构控制配置电路。
为实现上述目的，本发明是通过以下的技术方案来实现的本发明的胚胎型硬件重构控制配置电路是在对有序二叉判定图OBDD和多路选择器树MuxTree的功能研究的基础上，受二叉判定图OBDD结构特点的启发，发明了以多路选择器树MuxTree为基本原胞的胚胎型硬件重构控制配置电路。
一种胚胎型硬件重构控制配置电路，以多路选择器树MuxTree为基本原胞构成胚胎电子阵列电路，其中每个多路选择器树MuxTree基本原胞由可编程功能模块FU、开关模块SB以及存储单元CREG组成。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的可编程功能模块FU包括测试模块TB、存储模块MB、连接模块CB、输出模块OB。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的连接模块CB包括两个8选1多路选择器M3和M4，其分别在三位控制变量LEFT2:0以及RIGHT2:0的控制选择下，各自从8个输入信号中选取一个信号输出提供给测试模块TB中的主多路选择器M0的左右分支；所述的8个输入信号从左至右分别是恒定逻辑值0，恒定逻辑值1，南面基本原胞输入端SIN，东南面基本原胞的输入端EIN，西南面基本原胞的输入端WIN，D型触发器F的输出，长距离连接线SIB和长距离连接线SOB。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的测试模块TB包括主多路选择器M0和多路选择器M1，所述的多路选择器M1从东边总线EOBUS和EIBUS中选择一条总线信号作为控制信号来控制主多路选择器M0。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的输出模块OB包括一个2选1多路选择器M2，其可与主多路选择器M0的输出相连，还可以与D型触发器F向北的输出相连。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的多路选择器M2上还连接有现场可编程配置信号REG的输入端，其控制基本原胞的组合或时序行为该基本原胞的输出端NOUT可以在两个来源中选用一个，这取决于输出模块OB中的多路选择器M2的现场可编程配置信号REG的值，如果该基本原胞纯粹是组合电路，则现场可编程配置信号REG等于0，输出端NOUT是多路选择器的输出；另一方面，如果该基本原胞需要有一个时序的性能，则现场可编程配置信号REG等于1，输出端NOUT是D型触发器F的输出。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的存储模块MB包含有D型触发器F，在工作时钟CK的上升边缘存储多路选择器的输出，其时钟信号周期由应用设计本身决定。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的存储模块MB还连接有现场可编程位PRESET输入端，其决定初始信号INIT是对D型触发器进行异步的置位PR还是复位操作CLR。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的开关模块SB提供了东南西北四个方向的输入总线EIBUS、SIBUS、WIBUS与NIBUS、基本原胞的输出端NOUT和东南西北四个方向的输出总线EOBUS、SOBUS、WOBUS、NOBUS之间的互连。
前述的胚胎型硬件重构控制配置电路，其特征在于所述的基本原胞的输出端NOUT总是与四个输出总线相连，其通过四个4选1多路选择器实现；所述的多路选择器每个用两位配置信号控制，从其它三个方向的输入总线和基本原胞的输出端NOUT中选择一个信号输出。
本发明的有益效果是本发明的设计电路切实可行地实现了将配置位串准确无误地配置到相应的阵列单元中，实现了模4计数的逻辑功能，而且满足配置的实时性要求。
图1是本发明中的多路选择器树MuxTree基本原胞的基本结构框图；图2是本发明中的多路选择器树MuxTree基本原胞中的可编程功能模块FU的结构框图；图3是本发明中的多路选择器树MuxTree基本原胞中远距离连接的开关模块SB的结构框图；图4是图3所示的开关模块SB的内部实现图。
具体实施例方式
下面参照附图来详细说明本发明本发明的胚胎型硬件重构控制配置电路是以多路选择器树MuxTree为基本原胞构成的胚胎电子阵列电路(例如3×4阵列)，其中每个MuxTree基本原胞主要由三大部分构成。图1是本发明中的多路选择器树MuxTree基本原胞的基本结构框图，如图1所示，多路选择器树MuxTree基本原胞的基本结构主要包括可编程功能模块FU；开关模块SB，它提供了东南西北四个方向的输入总线EIBUS，SIBUS，WIBUS，NIBUS、基本原胞(或细胞单元)的输出端NOUT和东南西北四个方向的输出总线EOBUS，SOBUS，WOBUS，NOBUS之间的互连；存储基本原胞配置信息的存储单元CREG。
图2是本发明中的多路选择器树MuxTree基本原胞中的可编程功能模块FU的结构框图，如图2所示，本发明的每个多路选择器树MuxTree基本原胞中可编程功能模块FU主要包括一个2选1的多路选择器(在测试模块TB的底层)和一个实现时钟时序行为的D型触发器(在存储模块MB中)。可编程功能模块FU通过连接模块CB中的两个8选1多路选择器M3和M4实现与主多路选择器M0的输入连接。在测试模块TB中的多路选择器M1从东边总线EOBUS和EIBUS中选择一条总线信号作为控制信号来控制主多路选择器M0。输出模块OB中的2选1多路选择器M2可与主多路选择器M0的输出相连，另外，它还可以与触发器向北的输出NOUT相连。
此外，图2中的输出模块OB中的现场可编程配置信号REG控制基本原胞的组合或时序行为，而存储模块MB中的现场可编程位PRESET决定初始信号INIT是对触发器进行异步的置位PR还是复位操作CLR。
该基本原胞向北的输出端NOUT可以在两个来源中选用一个，这取决于输出模块OB中的多路选择器M2的现场可编程配置信号REG的值。如果该基本单元纯粹是组合电路，则REG等于0，NOUT是多路选择器的输出。另一方面，如果该基本单元需要有一个时序的性能，则REG等于1，NOUT是D型触发器F的输出。
如图2所示，可编程功能模块FU中的D型触发器F用于实现时钟时序行为，它的作用是在工作时钟CK的上升边缘存储多路选择器的输出，来实现特定的逻辑功能。该时钟信号周期由应用设计本身决定。现场可编程位PRESET让用户定义D型触发器F的缺省值，该值保存在初始信号INIT中。
又由图2可知，在连接模块CB中的两个8选1多路选择器M3和M4，分别在三位控制变量LEFT2:0以及RIGHT2:0的控制选择下，各自从8个输入信号中选取一个信号输出提供给测试模块TB中的主多路选择器M0的左右分支。连接模块CB中的这8个信号从左至右分别是恒定逻辑值0，恒定逻辑值1，南面基本原胞输入端SIN，东南面基本原胞的输入端EIN，西南面基本原胞的输入端WIN，D型触发器F的输出，长距离连接线SIB和长距离连接线SOB。另外该基本原胞还包括东南面基本原胞的输出端EOUT和西南面基本原胞的输出端WOUT。
为了实现远距离连接，在每个多路选择器树MuxTree基本原胞中包括一个开关模块SB。图3是本发明中的多路选择器树MuxTree基本原胞中远距离连接的开关模块SB的结构框图，开关模块SB提供了胚胎阵列单元之间的连接关系，实现了细胞单元间的远距离通信。图3是四个输入与四个输出互连的示意图，图中所有的连接都是可能的，U型连接除外。图4是图3所示的开关模块SB的内部实现图。从图3可知，基本原胞向北的输出端NOUT总是与四个输出总线相连，用四个4选1多路选择器实现。每个多路选择器用基本原胞的两位配置信号E1:0控制，从这四个可能的输入(其它方向的输入总线和基本原胞的输出端NOUT中选择一个信号输出。
在多路选择器树MuxTree基本原胞中有两套独立的连接线路。一个在相邻的基本单元之间进行通信用的固定短距离连接线路(图1中的黑色粗线部分)，一个是在较远的基本单元之间进行通信用的可编程远距离连接线路(图1中的暗灰色细线部分)。显然，固定的(不能被基本原胞的配置信号改变的)短距离连接网络构造了一个确定的通信结构每一个基本单元都可以访问到它的南边、东南、西南相邻单元的输出，并把它自己的输出传送到它的北边、东北、西北的相邻单元。
固定的短距离连接结构可以实现的连接功能非常有限，为了实现和外面固定网络进行远距离通信，采用了远距离连接网络，这种连接线路(图1中暗灰色细线部分)完全和第一类连接线路分开，它使得基本单元的输出可以传送到不和它相邻的其它基本单元中去。
该远距离连接网络在四个基本方向上分别提供了一个输入线和一个输出线，即在图1中的SIB、NIB、EIB、WIB四个输入线和SOB、NOB、EOB、WOB四个输出线。通过这些传送线路所传送的信号由开关模块SB决定，该开关模块由基本单元的配置信号控制。
该开关模块本身由四个多路传输简单地构成每一个输出都是由两位配置信号控制的四选一电路的输出值。每一个输出(例如EOB)可以是来自另外三个基本方向的输入线之一(即WIB、SIB或NIB)，或者是该基本原胞的输出端NOUT。在数组中的任何两个基本原胞之间的连接可以通过介于其间的开关模块处理，这样可以在保持数组均一性的同时进行远距离连接。远距离连接线路的用途是将基本原胞的输出信号NOUT传送到那些通过短距离网络不可访问到的目标原胞中去。这些值可以用作多路选择器的输入信号(通过SIB和SOB)，或者作为多路选择器的控制变量(通过EIB和EOB线路)。
在Xilinx Foundation FPGA开发系统中利用VHDL语言和电路图相结合的设计方法对该阵列模型进行了仿真。仿真结果表明，本发明的胚胎电子重构控制配置电路可以将配置位串准确无误地配置到相应的阵列单元中，实现了模4计数的逻辑功能。从启动对阵列单元配置开始直至全部配置结束，只需花费2.44μs的时间，完全满足配置的实时性要求。
上述实施例不以任何形式限制本发明，凡采取等同替换或等效变换的方式所获得的技术方案，均落在本发明的保护范围内。
权利要求
1.胚胎型硬件重构控制配置电路，以多路选择器树MuxTree为基本原胞构成胚胎电子阵列电路，其中每个多路选择器树MuxTree基本原胞由可编程功能模块(FU)、开关模块(SB)以及存储单元(CREG)组成。
2.根据权利要求1所述的胚胎型硬件重构控制配置电路，其特征在于所述的可编程功能模块(FU)包括测试模块(TB)、存储模块(MB)、连接模块(CB)、输出模块(OB)。
3.根据权利要求2所述的胚胎型硬件重构控制配置电路，其特征在于所述的连接模块(CB)包括两个8选1多路选择器(M3)和(M4)，其分别在三位控制变量(LEFT20)以及(RIGHT20)的控制选择下，各自从8个输入信号中选取一个信号输出提供给测试模块(TB)中的主多路选择器(M0)的左右分支；所述的8个输入信号从左至右分别是恒定逻辑值0，恒定逻辑值1，南面基本原胞输入端(SIN)，东南面基本原胞的输入端(EIN)，西南面基本原胞的输入端(WIN)，D型触发器(F)的输出，长距离连接线(SIB)和长距离连接线(SOB)。
4.根据权利要求2所述的胚胎型硬件重构控制配置电路，其特征在于所述的测试模块(TB)包括主多路选择器(M0)和多路选择器(M1)，所述的多路选择器(M1)从东边总线(EOBUS)和(EIBUS)中选择一条总线信号作为控制信号来控制主多路选择器(M0)。
5.根据权利要求2所述的胚胎型硬件重构控制配置电路，其特征在于所述的输出模块(OB)包括一个2选1多路选择器(M2)，其可与主多路选择器(M0)的输出相连，还可以与D型触发器(F)向北的输出相连。
6.根据权利要求5所述的胚胎型硬件重构控制配置电路，其特征在于所述的多路选择器(M2)上还连接有现场可编程配置信号(REG)的输入端，其控制基本原胞的组合或时序行为该基本原胞的输出端(NOUT)可以在两个来源中选用一个，这取决于输出模块(OB)中的多路选择器M2的现场可编程配置信号(REG)的值，如果该基本原胞纯粹是组合电路，则现场可编程配置信号(REG)等于0，输出端(NOUT)是多路选择器的输出；另一方面，如果该基本原胞需要有一个时序的性能，则现场可编程配置信号(REG)等于1，输出端(NOUT)是D型触发器(F)的输出。
7.根据权利要求2所述的胚胎型硬件重构控制配置电路，其特征在于所述的存储模块(MB)包含有D型触发器(F)，在工作时钟(CK)的上升边缘存储多路选择器的输出，其时钟信号周期由应用设计本身决定。
8.根据权利要求2或7所述的胚胎型硬件重构控制配置电路，其特征在于所述的存储模块(MB)还连接有现场可编程位(PRESET)输入端，其决定初始信号(INIT)是对D型触发器进行异步的置位还是复位操作。
9.根据权利要求1所述的胚胎型硬件重构控制配置电路，其特征在于所述的开关模块(SB)提供了东南西北四个方向的输入总线(EIBUS)、(SIBUS)、(WIBUS)与(NIBUS)、基本原胞的输出端(NOUT)和东南西北四个方向的输出总线(EOBUS)、(SOBUS)、(WOBUS)、(NOBUS)之间的互连。
10.根据权利要求9所述的胚胎型硬件重构控制配置电路，其特征在于所述的基本原胞的输出端(NOUT)总是与四个输出总线相连，其通过四个4选1多路选择器实现；所述的多路选择器每个用两位配置信号控制，从其它三个方向的输入总线和基本原胞的输出端(NOUT)中选择一个信号输出。
全文摘要
本发明涉及一种胚胎型硬件重构控制配置电路，以多路选择器树MuxTree为基本原胞构成胚胎电子阵列电路，其中每个多路选择器树MuxTree基本原胞由可编程功能模块(FU)、开关模块(SB)以及存储单元(CREG)组成。可编程功能模块(FU)主要包括2选1的多路选择器和一个实现时钟时序行为的D型触发器(F)；开关模块(SB)提供了东南西北四个方向的输入总线、基本原胞的输出端(NOUT)和东南西北四个方向的输出总线之间的互连。本发明的胚胎型硬件重构控制配置电路可以将配置位串准确无误地配置到相应的阵列单元中，实现了模4计数的逻辑功能，而且花费时间少，完全满足配置的实时性要求。
文档编号H03K19/00GK101075807SQ20071002182
公开日2007年11月21日 申请日期2007年4月30日 优先权日2007年4月30日
发明者徐贵力, 王友仁, 谷銮, 王海滨 申请人:南京航空航天大学