接口电路的制作方法

专利名称：接口电路的制作方法
技术领域：
本发明涉及一种用于半导体器件的接口电路。具体的，本发明涉及一种例如短线串行端接逻辑(SSTL)的小振幅信号接口电路。
技术背景近年来，由于半导体器件的运行速度增加，更经常地使用采用小振幅信号 接口 (例如SSTL)和输入/输出同步信号以高速度向例如DDR SDRAM (双数 据率同步动态随机存储器)或类似的外部接口传输数据的技术。图13示出了一种示例性接口 SSTL—2，其是电子元件工业联合会(JEDEC) 标准No.8-9B (JESD8-9B)中说明的一种SSTL。接口电路连接在半导体器件 的信息处理单元(未示出)和外部器件(例如，DDR SDRAM)之间，所述半 导体器件为VIN侧器件，所述外部器件为VOUT侧器件。VOUT侧器件经由 串联电阻器RS连接到传输信道。VIN侧器件包括输入缓冲门、输出缓冲门、 和终端电阻器RT。终端电阻器RT的一端连接到传输信道，而另一端连接到 电压VTT (即，电源电压VDDQ的一半)。当VOUT侧器件输出等于电源电压VDDQ的"1"电平或等于地VSS的 "0"电平，由于串联电阻器RS和终端电阻RT，向VIN侧输入缓冲门提供低 于电源电压VDDQ的"1"电平或高于地VSS的"0"电平。换句话说，提供 了小振幅信号。因此，包括电流镜负载的差分放大电路广泛地用于VIN侧输 入缓冲门。由差分放大电路形成的输入缓冲门接收提供给VIN侧器件的小振幅信号 VIN。在输入缓冲门中，小振幅信号VIN的幅度与电压VREF (即，电源电压 VDDQ的一半)的幅度比较来确定"1/0"电平。在差分放大电路中，当它处于激活状态时，直通电流一直在流。因此，能 耗大于由互补金属氧化物(CMOS)电路形成的输入缓冲门，但是可以以高速 度输入小振幅信号。同时，当VOUT侧器件没有输出"1/0"电平(即，高阻
抗状态(Hi-Z状态))，传输信道的电压由于终端电阻RT保持在VDDQX1/2。 另一方面，采用了用于使用输入/输出同步信号以高速向DDR SDRAM等 传输数据和从DDR SDRAM等接收数据的方法。在该技术中，当数据被输入 或输出，发送侧器件(例如，半导体器件)与输入/输出同步信号DQS的边沿 同步地提供数据，而接收侧器件(例如，DDR SDRAM)与提供的输入/输出 同步信号的边沿同步地接收数据。从而，数据和输入/输出同步信号之间的延 迟的变化减小，这样数据可以容易地与输入/输出同步信号同步而与发送器和 接收器之间的距离无关。图14是JEDEC标准No.79D (JESD79D)中说明的对DDR SDRAM写操 作的示例性时序图。图14中，"CK"表示时钟，"/CK"表示反相时钟，而"COMMAND"共同地表示命令，"Address"共同地表示存储体(banks)和 地址，"DQS"表示输入/输出同步信号，"DQ"表示数据信号，而"DM"表 示写数据掩码允许信号。当关于DDR SDRAM执行写操作时，从半导体器件 输出输入/输出同步信号DQS和数据信号DQ。在周期T0，半导体器件输出写命令(Write)，写存储体(Bw)，和写地址(Cw)o接近周期T1，半导体器件使得输入/输出同步信号DQS达到"0"电平。 在周期Tl的某一点，半导体器件输出第一写数据D0作为数据信号DQ。这里， 从当输入/输出同步信号DQS第一次达到"0"电平到当输入/输出同步信号达 到"1"电平的间隔称为前导(preamble)。在周期T2的开始，半导体器件使得输入/输出同步信号DQS从"0"电平 变为"1"电平，并且DDR SDRAM和该时序同步地接收写数据DO。在周期 T2的某一点，半导体器件输出第二写数据Dl作为数据信号DQ。在周期T3 的开始，半导体器件使得输入/输出同步信号DQS从"1"电平变为"0"电平， 并且DDR SDRAM和该时序同步地接收写数据Dl 。这样，半导体器件每个时钟周期转换输入/输出同步信号DQS的"1/0"电 平并且与输入/输出同步信号DQS的上升沿和下降沿同步以及在其间的某点输 出数据信号DQ。当已经输出预定数目的数据信号DQ(图14中，四块写数据D0、D1、D2、 D3)，半导体器件在下一个周期T6挂起输入/输出同步信号DQS的输出(即，
使得输入/输出同步信号DQS的输出达到"Hi-Z状态")。这里，从当输入/输出同步信号DQS最近达到"0"电平到当输入/输出同歩信号达到"Hi-Z状态"的间隔称为后导(postamble)。图15是JEDEC标准No.79D (JESD79D)中说明的对DDR SDRAM读操作的示例性时序图。图15中，"CK"表示时钟，"/CK"表示反相时钟，而 "COMMAND" 共同地表示命令，"Address"共同地表示存储体和地址， "DQS"表示输入/输出同歩信号，"DQ"表示数据信号。在从DDR SDRAM的读操作期间，从DDR SDRAM输出输入/输出同步信号DQS和数据信号DQ。这里注意，假设等待时间(latency)(从当DDR SDRAM接收命令到当DDRSDRAM输出数据的延迟(按时钟周期计))为"两个周期(CL二2)"。在周期T0中，半导体器件输出读命令(Read),读存储体(bank) (Br)，和读地址(Cr)。接近周期T2 (等待时间前一个周期)，DDR SDRAM使得输入/输出同步 信号DQS达到"0"电平。这里，从当输入/输出同步信号DQS第一次达到"0" 电平到当输入/输出同歩信号达到"1"电平的间隔称为前导(preamble)。在周期T4的开始(等待时间之后)，DDR SDRAM使得输入/输出同步信 号DQS达到"1"电平，并且同时输出第一读数据DO作为数据信号DQ。在 周期T5的开始，DDR SDRAM使得输入/输出同歩信号DQS达到"0"电平， 并且同时输出第一读数据Dl作为数据信号DQ。这样，DDR SDRAM在每个时钟周期转换输入/输出同步信号DQS的"1/0" 电平并且与输入/输出同歩信号DQS的上升沿和下降沿同歩地输出数据信号 DQ。当己经输出预定数目的数据信号DQ(图15中，四块读数据D0、D1、D2、 D3 )，DDR SDRAM在下一个周期T8挂起输入/输出同步信号DQS的输出(即， 使得输入/输出同步信号DQS的输出达到"Hi-Z状态")。并且，DDR SDRAM 使得输入/输出同步信号DQS达到"Hi-Z状态"，同时，还使得数据信号DQ 达到"Hi-Z状态"。这里，从当输入/输出同步信号DQS最近达到"0"电平到 当输入/输出同步信号达到"Hi-Z状态"的间隔称为后导(postamble)。由于以高速度传输输入/输出同步信号DQS和数据DQ，典型地为半导体 器件和DDR SDRAM提供例如SSTL或类似的小振幅信号接口 。同时，输入/
输出同步信号DQS和数据DQ都是可以由半导体器件和DDR SDRAM输出的 双向信号。当半导体器件和DDR SDRAM都不输出输入/输出同步信号DQS 时，输入/输出同步信号DQS是处于"Hi-Z状态"。类似的，当半导体器件和 DDR SDRAM都不输出数据信号DQ时，数据信号DQ是处于"Hi-Z状态"。 假设如图13所示接口由SSTL形成，当输入/输出同步信号DQS达到"Hi-Z 状态"，由于终端电阻器RT，输入缓冲门的输入的电势保持在"VDDQXl/2"。在图13的SSTL—2接口中，预期差分放大电路被用作输入缓冲门。差分 放大电路可以高速接收小振幅信号，然而在激活状态中直通电流一直在流，导 致大量的能耗。同时，在SSTL—2接口中，需要参考电压VREF来确定除电源 电压VDDQ之外小振幅信号的"l/0"电平。此外，差分放大电路是模拟电路， 从而需要相对大的安装区。为了解决这些问题，预期使用除了差分放大电路以外的输入缓冲门(例如， 由CMOS电路形成的输入缓冲门)。然而，在图13的接口中，当输入/输出同 步信号DQS处于"Hi-Z状态"，输入缓冲门的输入的电势是"VDDQXl/2"， 从而直通电流流过输入缓冲门。在CMOS电路中，当直通电流持续流动，电 路中发生恶化或破坏。因此，很难用CMOS电路形成的输入缓冲门代替差分 放大电路形成的输入缓冲门。因此，当使用CMOS电路形成的输入缓冲门时，需要从接口电路取消终 端电阻器RT。通过这样的配置，当没有任何半导体器件和DDR SDRAM输出 双向信号(即，输入/输出同步信号DQS和数据信号DQ)时，传输信道的电 势(即VOUT侧器件的输入/输出终端的电势和VIN侧输入缓冲门的输入的电 势)为不确定(即，"Hi-Z状态")，从而电势电平相当不稳定。这样，传输信 道的电势容易由于噪声等而变化，从而输入缓冲门误识别由于噪声引起的电势 变化为"1/0"电平的变化。特别是，由于输入/输出同步信号DQS采用其上升 沿和下降沿控制数据DQ的接收，如果在输入缓冲门中错误地识别输入/输出 同步信号DQS的"1/0"电平，则不能用正确的时序接收数据DQ，导致错误 的操作。图16示出了另一接口电路的示例性配置。除了取消了图13的终端电阻器 RT并且提供由CMOS电路形成的输入缓冲门代替由差分放大电路形成输入缓 冲门之外，该接口电路具有类似于图13的配置。其它部分类似于图13。
图17示出了当使用图16的接口电路时，从DDR SDRAM的读操作的示 例性时序图。图17中，"CK"表示时钟，"/CK"表示反相时钟，而 "COMMAND" 共同地表示命令，"Address"共同地表示存储体和地址， "DQS"表示输入/输出同步信号，"DQSI"表示从接口电路向半导体器件提供 的DQS输入，并且"DQ"表示数据信号。当从DDR SDRAM执行读操作时， 从半导体器件输出输入/输出同步信号DQS和数据信号DQ。注意，这里假设 等待时间为"两个周期"。在周期T0中，半导体器件输出读命令(Read)，读存储体(bank) (Br)， 和读地址(Cr)。接近周期T2 (等待时间前一个周期)，DDR SDRAM使得输入/输出同步 信号DQS达到"O"电平。这里，由于输入/输出同步信号DQS在周期T2之 前的周期中处于"Hi-Z状态"，电势容易由于噪声等而变化。例如，如果输入 /输出同步信号DQS的电平在周期T1中变化，在经由接口电路向半导体器件 提供的DQS输入DQSI中发生"1/0"电平的变化。这样，半导体器件与该变 化同步错误地接收数据信号DQ。这样，当小振幅信号接口 (例如，SSTL)中的输入缓冲门由除了差分放 大电路外的电路形成时，产生各种问题，包括由于直通电流的电路破坏，由于 错误识别"1/0"电平的错误操作，等等。发明内容提供本发明解决这些问题。本发明的一个目的在于提供一种能够防止半导 体器件错误地识别信号电平的接口电路。本发明的另一个目的在于提供一种输 入缓冲门可以由除了差分放大电路以外的电路形成的接口 。根据本发明的一个方面，提供了一种在半导体器件中使用的接口电路，该 接口电路具有向外部提供信号的信号输出模式、从外部接收信号的信号输入模 式、和不从外部提供信号且不向外部提供信号的无信号提供模式。所述接口电 路包括用于在信号输入模式下从外部接收信号和在信号输出模式下从半导体 器件接收信号的信号输入/输出终端；具有连接到信号输入/输出终端的输入终 端并且用于向半导体器件输出在输入终端接收的信号的输入缓冲门电路；以及 用于在无信号提供模式下把输入缓冲门电路的输入终端的电势电平固定在预
定电平并且在信号输出模式和信号输入模式下去除输入电平控制电路的电势 电平的固定。
在接口电路中，当没有从任何半导体器件和外部(例如，外部器件)提 供信号时，输入缓冲门电路的输入的电势电平是固定的。因此，可以防止输入 缓冲门电路的输入的电势电平由于噪声等而变化，从而使得可以防止半导体器 件错误地识别信号电平。同时，当从半导体器件或外部提供信号时，输入缓冲 门电路的输入的电势电平的固定被去除，因此信号传播没有被干扰。此外，不 同于现有技术，不需要使用参考电压来确定信号电平，因此没有直通电流流过 输入缓冲门电路。因此，不需要使用差分放大电路作为输入缓冲门电路(即， 输入缓冲门电路可以由除了差分放大电路以外的电路形成)。从而，可以减少 能耗，从而使得可以减小电路规模。
优选的，输入电平控制电路包括具有开状态和关状态的电阻电路，其 中在开状态下信号输入/输出终端的电势电平被上拉或下拉，以及在关状态下 信号输入/输出终端的电势电平没有被上拉或下拉；以及用于使得电阻电路在 无信号提供模式下达到开状态而在信号输出模式和信号输入模式下达到关状 态的电阻控制电路。
在接口电路中，通过电阻电路达到开状态，信号输入/输出终端的电势电 平被固定。同时，通过电阻电路达到关状态，信号输入/输出终端的电势电平 的固定被去除。
同时，优选的，接口电路还包括具有输入终端和输出终端的输出缓冲 门电路，所述输出终端连接到信号输入/输出终端，并且具有信号输出状态和 高阻状态，在信号输出状态下所述输出缓冲门电路输出在输入终端接收的信 号，并且在高阻状态下，即使在输入终端接收到信号，输出缓冲门电路也不输 出信号；以及用于使得输出缓冲门电路在信号输出模式和无信号提供模式下达 到信号输出状态并且在信号输入模式下达到高阻抗状态的输出控制电路。所述 输入电平控制电路包括用于在信号输出模式下输出第一 电平信号和在无信号 提供模式下输出第二电平信号的电平控制电路；以及连接在半导体器件和输出 缓冲门电路的输入终端之间的逻辑电路，并且所述逻辑电路用于当从电平控制 电路输出第一电平信号时向输出缓冲门电路输出具有预定电势电平的信号，而 当从电平控制电路输出第二电平信号时向输出缓冲门电路输出来自半导体器 件的信号。在接口电路中，当没有从任何半导体器件和外部(例如，外部器件)提 供信号，输出缓冲门电路输出具有预定电平的信号，因此信号输入/输出终端 的电势电平固定在预定的电平。同时，当从半导体器件提供信号，输出缓冲门 电路输出来自半导体器件的信号，因此信号输入/输出终端的电势电平的固定 被去除，并且向外部器件提供来自半导体器件的信号。此外，当从外部器件提 供信号时，输出缓冲门电路处于高阻抗状态，因此信号输入/输出终端的电势 电平的固定被去除，并且经由输入缓冲门电路向半导体器件提供来自外部器件 的信号。同时，优选的，输入电平控制电路包括具有开状态和关状态的电阻电 路，其中在开状态下信号输入/输出终端的电势电平被上拉或下拉，并且在关 状态下信号输入/输出终端的电势电平没有被上拉或下拉；以及电阻控制电路， 用于使得电阻电路在无信号提供模式下达到开状态而在信号输出模式下达到 关状态，并且检査输入缓冲门电路的输入终端的电势电平，根据电势电平的检 査结果，使得电阻电路在信号输入模式下达到关状态。在接口电路中，当检査到信号传播开始(前导)，电阻控制电路使得电阻 电路达到关状态。根据本发明的另一个方面，提供一种在半导体器件下使用的接口电路， 该接口电路具有向外部提供信号的信号输出模式、从外部接收信号的信号输入 模式、和不从外部提供信号且不向外部提供信号的无信号提供模式。所述接口 电路包括用于在信号输入模式下从外部接收信号和在信号输出模式下从半导 体器件接收信号的信号输入/输出终端；具有连接到信号输入/输出终端的输入 终端并且用于向半导体器件输出在输入终端接收的信号的输入缓冲门电路；以 及用于在无信号提供模式下把输入缓冲门电路的输出终端的电势电平固定在 预定电平并且在信号输入模式下去除输出电平控制电路的电势电平的固定。在接口电路中，当没有从任何半导体器件和外部(例如，外部器件)提供 信号，输入缓冲门电路输出的电势电平是固定的。因此，可以防止错误检测的 信号提供给半导体器件，从而使得可以防止半导体器件错误地识别信号电平。 同时，当信号从外部提供给半导体器件时，输入缓冲门电路的电势电平的固定 被去除，因此信号传播没有被干扰。此外，不同于现有技术，不需要使用参考
电压来确定信号电平，因此没有直通电流流过输入缓冲门电路。因此，不需要 使用差分放大电路作为输入缓冲门电路(g卩，输入缓冲门电路可以由差分放大 电路以外的电路形成)。从而，可以减少能耗，从而使得可以减少电路规模。优选的，输出电平控制电路包括用于在无信号提供模式下输出第一电 平信号和在信号输入模式下输出第二电平信号的电平控制电路；以及连接在输 入缓冲门电路的输出终端和半导体器件之间的逻辑电路，该逻辑电路用于当从 电平控制电路输出第一电平信号时向半导体器件输出具有预定电势电平的信 号，而当从电平控制电路输出第二电平信号时输出所述输入缓冲门电路的输 出。在接口电路中，当没有从任何半导体器件和外部(例如，外部器件)提供 信号时，具有预定电平的信号提供给半导体器件，但是不是输入缓冲门电路的 输出，因此输入缓冲门电路的输出的电势电平固定在预定的电平。同时，当从 外部向半导体器件提供信号时，输入缓冲门电路的输出提供给半导体器件，因 此信号传播没有被干扰。


图1示出了根据本发明第一实施方式的接口电路的配置图； 图2是用于说明图1中从半导体器件向外部器件写处理期间接口电路的操 作的时序图；图3是用于说明图1中的从外部器件向半导体器件读处理期间接口电路的 操作的时序图；图4示出了根据本发明第二实施方式的接口电路的配置图； 图5是用于说明图4中的从半导体器件向外部器件写处理期间接口电路的 操作的时序图；图6是用于说明图4中的从外部器件向半导体器件读处理期间接口电路的 操作的时序图；图7示出了根据本发明第三实施方式的接口电路的配置图； 图8是用于说明图7中的从半导体器件向外部器件写处理期间接口电路的 操作的时序图；图9是用于说明图7中的从外部器件向半导体器件读处理期间接口电路的操作的时序图；图10示出了根据本发明第四实施方式的接口电路的配置图；图11是用于说明图10中的从半导体器件向外部器件写处理期间接口电路的操作的时序图；图12是用于说明图10中的从外部器件向半导体器件读处理期间接口电路 的操作的时序图；图13示出了传统接口电路的配置图；图14是用于说明在现有技术中从半导体器件向外部器件写处理期间图13 的接口电路的操作的时序图；图15是用于说明在现有技术中从外部器件向半导体器件读处理期间图13 的接口电路的操作的时序图；图16示出了采用CMOS电路代替输入缓冲并且取消了终端电阻器的传统 接口电路的配置；以及图17是用于说明在现有技术中从外部器件向半导体器件读处理期间图16 的接口电路的操作的时序图。
具体实施方式
下文中，将参照

本发明的实施方式。注意相同或对应部分由相 同的附图标记表示并且不重复说明。 (第一实施方式) <配置>图1示出了根据本发明第一实施方式的接口电路1。接口电路1是包括在 半导体器件10中的接口并且夹在外部器件20和包括在半导体器件10中的信 息处理单元11之间。这里，外部器件20是DDR SDRAM (双数据率SDRAM) 并且具有小振幅信号接口 (例如，SSTL—2接口)。信息处理单元ll经由接口 电路1向外部器件20传输输入/输出同步信号DQS和从外部器件20接收输入 /输出同步信号DQS。信息处理单元11还向外部器件20发送各种信号(命令 COMMAND、地址Address、数据信号DQ、和数据掩码信号DM)并且从外 部器件20接收各种信号(命令COMMAND、地址Address、数据信号DQ、 和数据掩码信号DM)。
接口电路1包括输入/输出同步信号终端101、输入缓冲门102、下拉电阻器RD103、开关元件(晶体管)104、下拉控制电路105、输出缓冲门106、 和输出控制电路107。输入/输出同步信号终端101连接到外部器件20的输入/输出同步信号终 端21，并且从外部器件20接收输入/输出同步信号DQS。输入缓冲门102具有连接到输入/输出同步信号终端101的输入终端。输 入缓冲门102从输入/输出同步信号终端101接收输入/输出同步信号DQS，并 且向信息处理单元11输出信号DQS作为DQS输入DQSI。下拉电阻器RD103和开关元件104串联连接在输入/输出同步信号终端 101和地电势VSS之间。下拉控制电路105控制开关元件104的开/关来转换下拉的开/关。输出缓冲门106具有连接到输入/输出同步信号终端101的输出终端和从 信息处理单元11接收DQS输出DQSO的输入终端。输出缓冲门106可以转 换输出状态，S卩，其中在输入终端接收的信号从输出终端输出的"信号输出状 态"和其中即使当输入终端接收到信号也不输出信号的"高阻抗状态(Hi-Z 状态)"。输出控制电路107控制输出缓冲门106的输出状态。 <写处理期间的操作>下面将参照图2说明图1中当数据从半导体器件10写到外部器件20时， 接口电路1的操作。图2中，"CK"表示时钟，"/CK"表示反相时钟， "COMMAND"共同地表示从信息处理单元11向外部器件20发送的命令， "Address"共同地表示从信息处理单元11向外部器件20发送的存储体和地 址，"DQS"表示从输出缓冲门106向输入/输出同步信号终端101提供的输入 /输出同步信号，"DQS—OE"表示输出控制电路107的输出，而"DQS一PDEN" 表示下拉控制电路105的输出。同时，"DQ"表示从信息处理单元11向外部 器件20发送的数据信号，而"DM"表示从信息处理单元11向外部器件20 发送的写数据掩码允许信号。周期T0之前，由于输出控制电路107的输出DQS—OE为"0"电平，输 出缓冲门106的输出状态处于"Hi-Z状态"。同时，由于下拉控制电路105的 输出DQS—PDEN为"1"电平，输入/输出同步信号终端101经由下拉电阻器
RD103连接到地电势VSS (卩拉为开(ON))。从而输入/输出同步信号终端 101的输入和输入缓冲门102的输入的电势电平固定在"0"电平。在周期TO，信息处理单元11向外部器件输出写命令"Write",写存储体 "Bw"，和写地址"Cw"。接近周期T1，信息处理单元11使得DQS输出DQSO达到"0"电平(开 始提供DQS输出DQSO)。同时，输出控制单元107使得它自己的输出DQS—OE 达到"l"电平并且从而使得输出缓冲门106的输出状态达到"信号输出状态"。 从而，输出缓冲门106输出具有"0"电平的输入/输出同步信号DQS。同时， 下拉控制电路105使得它自己的输出DQS—PDEN达到"0"电平，从而转换下 拉为关(OFF)(即，转换开关元件104为关)。从而，输入/输出同步信号终端 101的电平固定被去除，因此经由输入/输出同步信号终端101向外部器件20 提供输出缓冲门106的输出(输入/输出同步信号DQS)(开始提供输入/输出 同步信号DQS)。在周期T1的某一点，信息处理单元11向外部器件20输出第一写数据D0 作为数据信号DQ。在周期T2的开始，信息处理单元11使得DQS输出DQSO达到"1"电 平。从而，输出缓冲门106的输出(输入/输出同步信号DQS)从"0"电平变 为"1"电平。外部器件20与输入/输出同步信号DQS的上升沿同步地从信息 处理单元11接收第一写数据D0。这里，从当输入/输出同步信号DQS第一次 达到"0"电平(开始输入/输出同步信号DQS的输出)到当输入/输出同歩信 号达到"1"电平的间隔称为前导。在周期T2的某一点，信息处理单元11输出第二写数据Dl作为数据信号 DQ。在周期T3的开始，信息处理单元11使得DQS输出DQSO达至U "0"电 平。从而，输出缓冲门106的输出(输入/输出同步信号DQS)从"l"电平变 为"0"电平。外部器件20与输入/输出同步信号DQS的下降沿同步地从信息 处理单元11接收第二写数据D1。在周期T4和T5，执行类似于周期T2和T3的过程，因此信息处理单元 ll转换DQS输出DQSO的电势电平，并且输出写数据D2和D3。外部器件 20与输入/输出同步信号DQS的上升沿和下降沿同步地从信息处理单元11接 收写数据D2和D3。
这样，信息处理单元11在由时钟"CK"和反相时钟"/CK"限定的每个时钟周期顺序输出预定数目的写数据DQ (图2中为四)，并且转换DQS输出 DQSO的电势电平(交替输出"0"电平和"1"电平)。外部器件20与输入/ 输出同步信号DQS的上升沿和下降沿同步地从信息处理单元11接收数据信号 DQ。当由外部器件20已经接收到预定数目的写数据，半导体器件10的写操 作结束。
在周期T6的开始，信息处理单元11结束DQS输出DQS0的输出，因此 输入/输出同步信号DQS的提供结束。这里，从当输入/输出同步信号DQS最 近达到"0"电平到当输入/输出同歩信号达到"高阻抗状态"(输入/输出同步 信号DQS的提供结束)的间隔称为后导(postamble)。输出控制电路107使得 它自己的输出DQS—OE达到"0"电平并且从而使得输出缓冲门106的输出状 态达到"Hi-Z状态"。同时，下拉控制电路105使得它自己的输出DQS—PDEN 达到"l"电平，从而转换下拉为开(即，转换开关元件104为开)。从而，输 入/输出同歩信号终端101和输入缓冲门102的输入的电势电平被固定为"0" 电平。
在周期T6之后，下拉保持开，从而输入缓冲阂102的输入固定为"0"电平。
<读处理期间的操作>
下面将参照图3说明图1中当数据从外部器件20读到半导体器件10的接 口电路1的操作。注意图3中(读处理)，"DQS"表示从外部器件20向输入/ 输出同步信号终端101提供的输入/输出同步信号，而"DQ"表示从外部器件 20向半导体器件10的数据信号。这里，输出控制电路107的输出"DQS—OE" 保持在"0"电平。注意假设等待时间为"两个周期(CL=2)"。周期TO之前，由于输出控制电路107的输出DQS—OE在"0"电平，输 出缓冲门106的输出状态处于"Hi-Z状态"。同时，由于下拉控制电路105的 输出DQS—PDEN为"1"电平，下拉为开。从而输入/输出同步信号终端101 的输入和输入缓冲门102的输入的电势电平固定在"0"电平。在周期TO，信息处理单元ll向外部器件20输出读命令"Read"，读存储 体"Br"，和读地址"Cr"。接近周期T2 (等待时间前的一个周期)，外部器件20使得输入/输出同步 信号DQS达到"0"电平(开始提供输入/输出同步信号DQS)。另一方面，半 导体器件10中，由于下拉为开并且输入缓冲门102的输入固定在"0"电平， 输入缓冲门102的输入不变。在周期T3(前导周期)，下拉控制电路105使得它自己的输出DQS—PDEN 达到"0"电平，从而转换下拉为关。从而，在输入/输出同步信号终端101的 输入和输入缓冲门102的输入的电平固定被去除，因此来自外部器件20的输 入/输出同步信号DQS提供给输入缓冲门102。在周期T4的开始，外部器件20使得输入/输出同步信号DQS从"0"电 平变为"1"电平。并且同时，与输入/输出同步信号DQS的上升沿同步地输 出第一读数据D0。另一方面，半导体器件10的信息处理单元ll与输入/输出 同步信号DQS (来自输入缓冲门102的DQS输入DQSI)的上升沿同步接收 第一读数据D0。这里，从当外部器件20第一次使得输入/输出同步信号DQS 达到"0"电平(开始提供输入/输出同步信号DQS)到当外部器件使得20输 入/输出同步信号DQS达到"1"电平的间隔称为前导。在周期T5的开始，外部器件20使得输入/输出同步信号DQS从"1"电 平变为"0"电平，并且同时，与输入/输出同步信号DQS的下降沿同步输出 第二读数据D1。另一方面，半导体器件10的信息处理单元ll与输入/输出同 步信号DQS (来自输入缓冲门102的DQS输入DQSI)的下降沿同歩接收第 二读数据D1。在周期T6和T7，执行类似于周期T4和T5的过程。具体的，外部器件 20转换输入/输出同步信号DQS的电势电平，并且和输入/输出同步信号DQS 的上升沿和下降沿同步地输出读数据D2和D3。半导体器件10的信息处理单 元11与输入/输出同歩信号DQS的上升沿和下降沿同步地从外部器件20接收 读数据D2和D3。这样，外部器件20在由时钟"CK"和反相时钟"/CK"限定的每个时钟 周期转换输入/输出同步信号DQS的电势电平，并且与输入/输出同步信号DQS 的上升沿和下降沿同步地顺序输出预定数目的读数据DQ (这里为四)。同时， 信息处理单元11与输入/输出同步信号DQS的上升沿和下降沿同步顺序接收 读数据信号DQ。当信息处理单元11己经接收到预定数目的读数据，半导体 器件10的读操作结束。
在周期T8的开始，外部器件20结束输入/输出同步信号DQS的提供。这 里，从当输入/输出同歩信号DQS最近达到"0"电平到当输入/输出同歩信号 达到"高阻抗状态"(输入/输出同步信号DQS的提供结束)的间隔称为后导 (postamble)。下拉控制电路105使得它自己的输出DQS—PDEN达到"1"电 平，从而转换下拉为开。从而，输入/输出同步信号终端101和输入缓冲门102 的输入的电势电平被固定为"0"电平。周期T8之后，由于下拉保持开，输入缓冲门102的输入固定为"0"电平。<开关下拉的时序>在图2和3中，基于外部器件20的类型或外部器件20的各种参数的设置 确定下拉转换开/关的时序。例如，基于等待时间，定义由发布命令的单位时 间数据传输次数的数目的脉冲长度等等来确定时序。因此，如果下拉转换开/关的时序基于外部器件20的类型或外部器件20 的各种参数的设置唯一确定，下拉可以根据连接到接口电路1的外部器件20 适当地转换开/关。同时，如果下拉被转换开/关的时序可以基于寄存器设置等参照信息处理 单元11发出写/读命令的时序任意设置，不需要基于外部器件20的类型或外 部器件20的各种参数设置预先限定开/关时序。<效果>如上所述，当输入缓冲门102的输入处于高阻抗状态(没有从任何外部器 件20和信息处理单元信号11提供信号)，下拉为开，则输入缓冲门102的输 入的电势电平是稳定的。因此，可能防止在高阻抗状态期间噪声的产生，从而， 使得可能防止半导体器件10的信息处理单元11错误地识别"1/0"电平。同 时，当从外部器件20或者信息处理单元信号11提供信号时，下拉转为关，则 信号传播没有被干扰。此外，不同于现有技术，不需要使用参考电压来确定"1/0"电平，因此 输入缓冲门102中没有流有直通电流。因此，不需要使用差分放大电路作为输 入缓冲门102 (即，输入缓冲门102可以由差分放大电路以外的电路形成)。 从而，可以减少能耗，从而使得可以减少电路规模。虽然上面己经假设在半导体器件10内部提供下拉电阻器RD103，也可以 在半导体器件10外部提供并且控制下拉电阻器RD103。这样，可以得到类似
的效果。同时，在该实施方式中，由于外部器件(DDR SDRAM) 20的输入/输出 同步信号DQS在前导和后导中为"0"电平，当输入缓冲门的输入处于高阻抗 状态时输入缓冲门102的输入由下拉使得在"0"电平。相反的，如果外部器 件(DDR SDRAM) 20的输入/输出同步信号DQS在前导和后导中为"1"电 平，输入缓冲门102的输入由上拉使得在"0"电平。此外，如果外部器件(DDR SDRAM) 20的输入/输出同歩信号DQS的电 平在前导和后导之间不同，可以根据该不同，分别控制下拉和上拉。 (第二实施方式)<配置>图4示出了根据本发明第二实施方式的接口电路2的配置。接口电路2 包括电平控制电路201和与电路(逻辑电路)202来代替图1中的下拉电阻 RD103、开关元件104、和下拉控制电路105。其它部分类似于图l。电平控制电路201输出具有"0"电平的信号或具有"1"电平的信号。与 电路202向输出缓冲门106输出信息处理单元11的DQS输出DQSO和电平 控制电路201的输出的逻辑与。<写操作期间的操作>下面将参照图5说明图1中当数据从半导体器件10写到外部器件20时接 口电路2的操作。图5中，"DQSO—LFIX"表示电平控制电路201的输出。这 里，输出控制电路107的输出DQS—OE保持在"1"电平。周期TO之前，由于输出控制电路107的输出DQS—OE在"1"电平，输 出缓冲门106的输出状态处于"信号输出状态"。同时，由于电平控制电路201 的输出DQSO— LFIX在"0"电平，与电路202的输出为"0"电平。因此， 输出缓冲门106的输入固定在"0"电平，并且输出缓冲门106的输出(输入/ 输出同步信号DQS)也固定在"O"电平。从而，输入/输出同步信号终端101 的输入和输入缓冲门102的输入的电势电平也固定在"0"电平。在周期TO中，信息处理单元11输出写命令"Write",写存储体"Bw"， 和写地址"Cw"。接近周期Tl，信息处理单元11使得DQS输出DQSO达到"0"电平(开 始提供DQS输出DQSO)。同时，电平控制电路201使得它自己的输出DQSO—LFIX达到"1"电平。从而，输出缓冲门106的输出的电平固定被去除，因此 输出缓冲门106的输出达到对应信息处理单元11的DQS输出DQSO的电平。 同时，输入/输出同步信号终端101和输入缓冲门102的输入的电平固定也被 移动，因此输出缓冲门106的输出(输入/输出同歩信号DQS)经由输入/输出 同步信号终端101提供给外部器件20。在周期T1到T5，执行类似于第一实施方式(图2)的处理，因此半导体 器件10的写处理结束。在周期T6的开始，信息处理单元11结束DQS输出DQSO的输出，电平 控制电路201使得它自己的输出DQSO—LFIX达到"0"电平。从而，与电路 202的输出达到"0"电平，并且输出缓冲门106的输出(输入/输出同歩信号 DQS)也固定在"0"电平。因此，输入/输出同步信号终端101和输入缓冲门 102的输入的电势电平也固定在"0"电平。周期T6之后，电平控制电路201的输出DQSO—LFIX保持在"0"电平， 因此输入缓冲门102的输入也固定在"0"电平。<读处理期间的操作>下面将参照图6说明图4中当数据从外部器件20读到半导体器件10时接 口电路2的操作。这里，电平控制电路201的输出DQSO—LFIX保持在"0"电平。周期TO之前，由于输出控制电路107的输出DQS—OE在"1"电平，输 出缓冲门106的输出状态处于"信号输出状态"。同时，由于电平控制电路201 的输出DQSO一LFIX在"0"电平，与电路202的输出在"0"电平。从而，输 出缓冲门106的输出(输入/输出同步信号DQS)固定在"0"电平并且，输入 /输出同步信号终端101的输入和输入缓冲门102的输入也固定在"0"电平。在周期TO，信息处理单元ll输出读命令"Read"，读存储体"Br"，和读 地址"Cr"。在周期T2的开始(等待时间前的一个周期)，外部器件20使得输入/输出 同步信号DQS达到"O"电平(开始提供输入/输出同步信号DQS)。从而，输 出缓冲门106的输出达到"0"电平。这里，由于输出缓冲门106的输入(与 电路202的输出)也在"0"电平，没有特别的负载施加给输出缓冲门106。在周期T3 (前导周期)，输出控制电路107使得它自己的输出DQS—OE
达到"0"电平并且从而使得输出缓冲门106的输出状态达到"Hi-Z状态"。从而，输入/输出同步信号终端101的输入和输入缓冲门102的输入的电平固 定被去除。因此，来自外部器件20的输入/输出同步信号DQS (这里，在"0" 电平)经由输入/输出同步信号终端101提供给输入缓冲门102。因此，输入缓 冲门102向信息处理单元11提供来自外部器件20的输入/输出同步信号DQS 作为DQS输入DQSI (这里，在"0"电平)。在周期T4到T7，执行类似于第一实施方式(图3)的处理，因此半导体 器件10的读处理结束。在周期T8的开始，外部器件20结束输入/输出同步信号DQS的提供。输 出控制电路107使得它自己的输出DQS—OE达到"1"电平并且从而使得输出 缓冲门106的输出状态达到"信号输出状态"。这样，由于电平控制电路201 的输出DQSO—LFIX在"0"电平，输入/输出同步信号终端101的输入和输入 缓冲门102的输入的电势电平固定在"0"电平。周期T8之后，由于电平控制电路201的输出DQSO一LFIX保持在"0"电 平，输入缓冲门102的输入也固定在"0"电平。<转换电平固定的时序>在图5和6中，基于外部器件20的类型或外部器件20的各种参数的设置 确定转换输出控制电路107的输出DQS一OE的电平的时序和转换电平控制电 路201的输出DQSO—LFIX的电平的时序。例如，基于等待时间，定义发布命 令的每单位时间数据传输次数的数目的脉冲长度等等来确定时序。因此，如果输出DQS—OE和输出DQSO—LnX的转换时序基于外部器件 20的类型或外部器件20的各种参数的设置唯一设置，输出DQS—OE和输出 DQSO—LFIX可以根据连接到接口电路2的外部器件20适当地转换。同时，如果输出DQS—OE和输出DQSO一LFIX的转换时序由寄存器设置 等参照信息处理单元11发出写/读命令的时序任意设置，则不再需要基于外部 器件20的类型或外部器件20的各种参数设置预先限定输出DQS—OE和输出 DQSO—LFIX的转换时序。<效果>如上所述，当输入缓冲门102的输入处于高阻抗状态，输出缓冲门106 的输出固定在"0"电平，则输入缓冲门102的输入的电势电平是稳定的。因
此，可能防止在高阻抗状态期间噪声的产生，从而，使得可能防止错误地识别"1/0"电平。同时，当从外部器件20提供信号时，输出缓冲门106的输出状 态达到Hi-Z状态，并且从信息处理单元11提供信号，输出缓冲门106的输出 状态达到信号输出状态并且来自信息处理单元11的信号提供给输出缓冲门 106，因此信号传播没有被干扰。此外，不同于现有技术，不需要使用参考电压来确定小振幅信号的"1/0" 电平，因此输入缓冲门102中没有流过直通电流。因此，不需要使用差分放大 电路作为输入缓冲门102 (即，输入缓冲门102可以由差分放大电路以外的电 路形成)。从而，可以减少能耗，从而使得可以减少电路规模。虽然输出缓冲门106被用作从信息处理单元11输出信号的缓冲门和固定 信号为"0"电平的缓冲门，但是也可以单独提供缓冲门。同时，在该实施方式中，由于外部器件(DDR SDRAM) 20的输入/输出 同步信号DQS在前导和后导中在"0"电平，因此当没有有效的输入/输出同 步信号DQS存在(输入缓冲门102的输入处于高阻抗状态)时，输入缓冲门 102的输入固定在"0"电平。相反的，如果外部器件(DDR SDRAM) 20的 输入/输出同歩信号DQS在前导和后导中在"1"电平，输入缓冲门102的输 入可以固定在"1"电平。此外，如果外部器件(DDR SDRAM) 20的输入/输出同步信号DQS的电 平在前导和后导之间不同，可以根据该不同，分别控制电平。 (第三实施方式)<配置〉图7示出了根据本发明第三实施方式的接口电路3的配置。接口电路3 包括电平控制电路301和与电路(逻辑电路)302来代替图1中的下拉电阻 RD103、开关元件104、和下拉控制电路105。其它部分类似于图l。电平控制电路301输出具有"0"电平的信号或具有"1"电平的信号。与 电路302向信息处理单元11输出输入缓冲门102的输出和电平控制电路301 的输出的逻辑与。<写操作期间的操作>下面将参照图8说明图7中当数据从半导体器件10写到外部器件20时接 口电路3的操作。图8中，"DQSI—IE"表示电平控制电路301的输出，而"DQSI"
表示提供给信息处理单元11的DQS输入并且用于读控制。这里，电平控制电路301的输出DQSI—IE和DQS输入DQSI保持在"0"电平。在从半导体器件10向外部器件20写数据操作的过程中，不需要向信息处 理单元11提供DQS输入DQSI，因此电平控制电路301的输出DQSI一IE固定 在"0"电平。因此，与电路302的输出(DQS输入DQSI)也固定在"0"电 平。从而，即使输入缓冲门102的输入改变，与电路302的输出(DQS输入 DQSI)不变。注意其它信号类似于图2中。<读处理期间的操作>下面将参照图9说明图7中当数据从外部器件20读到半导体器件10时接 口电路3的操作。这里，输出电路107的DQS—OE保持在"0"电平。周期T0之前，由于输出控制电路107的输出DQS—OE在"0"电平(即， 输出缓冲门106的输出状态处于"Hi-Z状态")，输出缓冲门106的输出在"O" 电平。另一方面，由于电平控制电路301的输出DQSI—IE在"0"电平，与电 路302的输出(DQS输入DQSI)固定在"0"电平。因此，即使输入缓冲门 102的输入变化，与电路302的输出(DQS输入DQSI)不变，因此在信息处 理单元11中没有执行错误的读控制。在周期TO，信息处理单元ll输出读命令"Read",读存储体"Br"，和读 地址"Cr"。在接近周期T2 (等待时间前的一个周期)，外部器件20使得输入/输出同 步信号DQS达到"0"电平(开始提供输入/输出同步信号DQS)。在周期T3 (前导周期)，电平控制电路301使得它自己的输出DQSI一IE 达到"1"电平并且从而去除与电路302的输出(DQS输入DQSI)的电平固 定。从而，来自外部器件20的输入/输出同步信号DQS经由输入/输出同歩信 号终端101提供给信息处理单元11。在周期T4到T7，执行类似于第一实施方式(图3)的处理，因此半导体 器件10的读处理结束。在周期T8的开始，外部器件20结束输入/输出同步信号DQS的提供。电 平控制电路301使得它自己的输出DQSI—IE达到"0"电平并且从而固定与电 路302的输出(DQS输入DQSI)为"0"电平。因此，即使输入缓冲门102 的输入变化，与电路302的输出(DQS输入DQSI)也不变，因此在信息处理
单元11中没有执行错误的读控制。 <电平固定的转换时序>在图8和9中，基于外部器件20的类型或外部器件20的各种参数的设置 确定转换电平控制电路301的输出DQSI—IE的电平的转换时序。例如，基于 等待时间，定义发布命令的每单位时间数据传输次数的数目的脉冲长度等等来 确定时序。因此，如果输出DQSI—IE的转换时序基于外部器件20的类型或外部器件 20的各种参数的设置唯一设置，电平控制电路301的输出DQSI—IE可以根据 连接到接口电路3的外部器件20适当地转换。同时，如果输出DQSI—IE的转换时序由寄存器设置等参照信息处理单元 11发出写/读命令的时序任意设置，不再需要基于外部器件20的类型或外部器 件20的各种参数设置预先限定输出DQSI—IE的转换时序。<效果>如上所述，当输入缓冲门102的输入处于高阻抗状态，输出缓冲门106 的输出的电势电平是固定的，则即使输入缓冲门102的输入变化，输入缓冲门 102的输出不变。因此，可能防止错误地识别"1/0"电平。同时，当从外部器 件20提供信号，输入缓冲门102的输出的电势电平的固定被去除，因此信号 传播没有被干扰。此外，不同于现有技术，不需要使用参考电压来确定小振幅信号的"1/0" 电平，因此直通电流没有流过输入缓冲门102。因此，不需要使用差分放大电 路作为输入缓冲门102 (即，输入缓冲门102可以由差分放大电路以外的电路 形成)。从而，可以减少能耗，从而使得可以减少电路规模。注意，在本实施方式中，由于外部器件(DDR SDRAM) 20的输入/输出 同步信号DQS在前导和后导中在"0"电平，当输入缓冲门102的输入处于高 阻抗状态时，输入缓冲门102的输出(DQS输入DQSI)固定在"0"电平。 相反的，如果外部器件(DDRSDRAM) 20的输入/输出同步信号DQS在前导 和后导中在"1"电平，输入缓冲门102的输出(DQS输入DQSI)可以固定 在"1"电平。同时，如果外部器件(DDR SDRAM) 20的输入/输出同步信号DQS的电 平在前导和后导之间不同，则可以根据该不同，分别控制电平。
(第四实施方式) <配置>图10示出了根据本发明第四实施方式的接口电路4的配置。接口电路4包括上拉电阻器RU401、开关元件(晶体管)402、和上拉控制电路403代替 图1中的下拉电阻器RD103、开关元件104、下拉控制电路105。其它部分类 似于图1。上拉电阻器RU401和开关元件402串联连接在输入/输出同歩信号终端 101和电源电压VDDQ之间。上拉控制电路403控制开关元件402的开/关来转换上拉的开/关。同时， 在半导体器件10的读处理期间，上拉控制电路403检査输入缓冲门102的输 入的电势电平并且基于电势电平的检查结果转换上拉的开/关<写处理期间的操作>下面将参照图11说明图IO中当数据从半导体器件10写到外部器件20时 接口电路4的操作。图11中，"DQS一PUEN"表示上拉控制电路403的输出。周期TO之前，由于输出控制电路107的输出DQS—OE在"0"电平，输 出缓冲门106的输出状态处于"Hi-Z状态"。同时，由于上拉控制电路403的 输出DQS一PUEN在"1"电平，上拉为开。从而输入/输出同步信号终端101 的输入和输入缓冲门102的输入的电势电平固定在"1"电平。在周期TO，信息处理单元11向外部器件输出写命令"Write",写存储体 "Bw"，和写地址"Cw"。接近周期T1，信息处理单元11使得DQS输出DQSO达到"0"电平(开 始提供DQS输出DQSO)。同时，输出控制单元107使得它自己的输出DQS一OE 达到"l"电平并且从而使得输出缓冲门106的输出状态达到"信号输出状态"。 这里，由于DQS输出DQSO在"0"电平，输出缓冲门106输出具有"0"电 平的输入/输出同步信号DQS。同时，上拉控制电路403使得它自己的输出 DQS—PUEN达到"0"电平，从而转换上拉为关。从而，经由输入/输出同步 信号终端101向外部器件20提供来自输出缓冲门106的输入/输出同步信号 DQS。在周期T1到T5，执行类似于第一实施方式(图2)的处理，因此半导体 器件10的写处理结束。
在周期T6的开始，信息处理单元11结束提供DQS输出DQSO。输出控 制电路107使得它自己的输出DQS—OE达到"0"电平并且从而使得输出缓冲 门106的输出状态达到"Hi-Z状态"。同时，上拉控制电路403使得它自己的 输出DQS一PUEN达到"1"电平，从而转换上拉为开。从而，输入/输出同步 信号终端101的输入和输入缓冲门102的输入的电势电平被固定为"1"电平。在周期T6之后，由于上拉保持为开，输入缓冲门602的输入固定在"1" 电平。<读处理期间的操作>下面将参照图12说明图10中当数据从外部器件20读到半导体器件10 的接口电路4的操作。这里，输出控制电路107的输出"DQS—OE"保持在"O" 电平。注意假设等待时间为"两个周期"。周期TO之前，由于输出控制电路107的输出DQS一OE在"0"电平，输 出缓冲门106的输出状态处于"Hi-Z状态"。同时，由于上拉控制电路403的 输出DQS一PUEN在"1"电平，上拉为开。从而输入/输出同步信号终端101 的输入和输入缓冲门102的输入的电势电平固定在"1"电平。在周期TO，信息处理单元ll输出读命令"Read",读存储体"Br"，和读 地址"Cr"。接近周期T2 (等待时间前的一个周期)，外部器件20使得输入/输出同步 信号DQS达到"0"电平(开始提供输入/输出同步信号DQS)。这里，由于上 拉为开，输入缓冲门102的输入以微小的延迟达到"0"电平。当检查到输入 缓冲门102的输入达到"0"电平，上拉控制电路403使得它自己的输出 DQS—PUEN达到"0"电平，从而转换上拉为关。具体的，上拉控制电路403 检査输入缓冲门102是否已经从外部器件20接收到前导，并且基于前导的检 查结果控制上拉的开/关。当上拉被转换为关，来自外部器件20的输入/输出同 步信号DQS没有延迟提供给输入缓冲门102。在周期T3到T7，执行类似于第一实施方式(图2)的处理，因此半导体 器件10的读处理结束。在周期T8，上拉控制电路403使得它自己的输出DQS—PUEN达到"1" 电平，从而转换上拉为开。从而输入/输出同步信号终端101和输入缓冲门102 的输入固定在"1"电平。
周期T8之后，由于上拉保持开，输入缓冲门102的输入固定为"l"电平。 <上拉的时序>注意基于检查前导的存在或不存在控制读处理(输出控制电路107的输出 DQS一PDEN的电平的转换时序)期间转换上拉为关的时序，不需要单独基于 外部器件20的类型或外部器件20的各种参数的设置限定时序。图11和12中，除了基于检查前导的存在或不存在以外的上拉转换时序是 基于外部器件20的类型或外部器件20的各种参数的设置确定。例如，基于等 待时间，定义由发布命令的单位时间数据传输次数的数目的脉冲长度等等来确 定时序。因此，如果转换上拉开/关的时序是基于外部器件20的类型或外部器件20 的各种参数的设置唯一确定，上拉可以根据连接到接口电路4的外部器件20 适当地转换开/关。同时，如果转换上拉开/关的时序由寄存器设置等参照信息处理单元11发 出写/读命令的时序任意设置，不再需要基于外部器件20的类型或外部器件20 的各种参数设置预先限定转换上拉幵/关的时序。<效果>如上所述，当输入缓冲门102的输入处于高阻抗状态，上拉为开，则输入 缓冲门102的输入的电势电平是稳定的。因此，可能防止在高阻抗状态期间噪 声的产生，从而，使得可能防止半导体器件10的信息处理单元11错误地识别 "1/0"电平。同时，当从外部器件20或者信息处理单元信号11提供信号， 上拉转为关，则信号传播没有被干扰。此外，不同于现有技术，不需要使用参考电压来确定"1/0"电平，因此 没有直通电流流过输入缓冲门102。因此，不需要使用差分放大电路作为输入 缓冲门102 (即，输入缓冲门102可以由差分放大电路以外的电路形成)。从 而，可以减少能耗，从而使得可以减少电路规模。虽然上面已经假设在半导体器件10内部提供上拉电阻器RU401，也可以 在半导体器件10外部提供并控制上拉电阻器RU401。这样，可以得到类似的 效果。同时，在该实施方式中，由于外部器件(DDR SDRAM) 20的输入/输出 同步信号DQS在前导和后导中在"0"电平，当输入缓冲门的输入处于高阻抗
状态时输入缓冲门102的输入由上拉使得在相反电平("1"电平)。相反的，如果外部器件(DDR SDRAM) 20的输入/输出同步信号DQS在前导和后导中 为"1"电平，输入缓冲门102的输入由下拉使得在"0"电平。此外，如果外部器件(DDR SDRAM) 20的输入/输出同步信号DQS的电 平在前导和后导之间不同，则可以根据该不同，分别控制下拉和上拉。虽然在以上各实施方式中已经假设外部器件是"DDR SDRAM"，但是本 发明不局限于此。本发明适用于具有针对小振幅信号的接口的外部器件。同时，为了简化的原因，虽然在以上各实施方式中已经假设本发明仅适用 于输入/输出同步信号DQS，本发明还适用于例如DQ等其它双向信号，或半 导体器件的输入信号。本发明的接口电路可以防止信号确定的错误识别，因此，可以用作小振幅 信号接口电路，例如SSTL等。
权利要求
1、 一种在半导体器件中使用的接口电路，该接口电路具有向外部提供信 号的信号输出模式、从外部接收信号的信号输入模式、和不从外部提供信号且 不向外部提供信号的无信号提供模式，所述接口电路包括信号输入/输出终端，甩于在信号输入模式下从外部接收信号和在信号输 出模式下从半导体器件接收信号；输入缓冲门电路，具有连接到所述信号输入/输出终端的输入终端，并且 用于向半导体器件输出在输入终端接收到的信号；以及输入电平控制电路，用于在无信号提供模式下把所述输入缓冲门电路的 输入终端的电势电平固定在预定电平并且在信号输出模式和信号输入模式下 去除电势电平的固定。
2、 根据权利要求l所述的接口电路，其特征在于， 所述输入电平控制电路包括电阳电路，具有开状态和关状态，在开状态下信号输入/输出终端的电势 电平被上拉或下拉，并且在关状态下信号输入/输出终端的电势电平没有被上 拉或下拉；以及电阻控制电路，用于使得所述电阻电路在无信号提供模式下达到开状态 而在信号输出模式和信号输入模式下达到关状态。
3、 根据权利要求2所述的接口电路，其特征在于，所述电阻控制电路使得电阻电路达到开状态或关状态的时序可以改变。
4、 根据权利要求2所述的接口电路，其特征在于，所述电阻控制电路使得电阻电路达到开状态或关状态的时序是根据连接 到接口电路的外部器件设置的。
5、 根据权利要求l所述的接口电路，其特征在于，还包括 输出缓冲门电路，具有输入终端和输出终端，输出终端连接到所述信号输入/输出终端，并且具有信号输出状态和高阻抗状态，在信号输出状态下输 出缓冲门电路输出在输入终端接收的信号，并且在高阻状态下，即使在输入终 端接收到信号输出缓冲门电路也不输出信号；以及输出控制电路，用于使得所述输出缓冲门电路在信号输出模式和无信号 提供模式下达到信号输出状态，和在信号输入模式中达到高阻抗状态， 其中，所述输入电平控制电路包括电平控制电路，用于在信号输出模式下输出第一电平信号和在无信号提 供模式下输出第二电平信号；以及逻辑电路，连接在半导体器件和输出缓冲门电路的输入终端之间，并且 用于当从电平控制电路输出第一电平信号时向输出缓冲门电路输出具有预定 电势电平的信号，而当从电平控制电路输出第二电平信号时向输出缓冲门电路 输出来自半导体器件的信号。
6、 根据权利要求5所述的接口电路，其特征在于，所述输出控制电路使得输出缓冲门电路达到信号输出状态或高阻抗状态 的时序以及电平控制电路输出第一电平信号或第二电平信号的时序可以改变。
7、 根据权利要求5所述的接口电路，其特征在于，所述输出控制电路使得输出缓冲门电路达到信号输出状态或高阻抗状态 的时序以及电平控制电路输出第一电平信号或第二电平信号的时序各自根据 连接到接口电路的外部器件设置。
8、 根据权利要求l所述的接口电路，其特征在于， 所述输入电平控制电路包括电阻电路，具有开状态和关状态，其中在开状态下信号输入/输出终端的 电势电平被上拉或下拉，在关状态下信号输入/输出终端的电势电平没有被上拉或下拉；以及电阻控制电路，用于使得电阻电路在无信号提供模式下达到开状态而在 信号输出模式下达到关状态，并且检査输入缓冲门电路的输入终端的电势电 平，并且根据电势电平的检查结果，使得电阻电路在信号输入模式下达到关状 态。
9、 根据权利要求8述的接口电路，其特征在于，所述电阻控制电路使得电阻电路达到开状态或关状态的时序中，除了基 于电势电平的检查结果的时序以外的时序可以改变。
10、 根据权利要求8所述的接口电路，其特征在于，在电阻控制电路使 得电阻电路达到开状态或关状态的时序中，除了基于电势电平的检査结果的时 序以外的时序根据连接到接口电路的外部器件设置。
11、 一种在半导体器件中使用的接口电路，该接口电路具有向外部提供信 号的信号输出模式、从外部接收信号的信号输入模式、和不从外部提供信号且 不向外部提供信号的无信号提供模式，所述电路包括信号输入/输出终端，用于在信号输入模式下从外部接收信号和在信号输 出模式下从半导体器件接收信号；输入缓冲门电路，具有连接到信号输入/输出终端的输入终端，并且用于 向半导体器件输出在输入终端接收到的信号；以及输出电平控制电路，用于在无信号提供模式下把所述输入缓冲门电路的 输出终端的电势电平固定在预定电平并且在信号输入模式下去除电势电平的 固定。
12、 根据权利要求ll所述的接口电路，其特征在于， 所述输出电平控制电路包括电平控制电路，用于在无信号提供模式下输出第一电平信号和在信号输 入模式下输出第二电平信号；以及逻辑电路，连接在输入缓冲门电路的输出终端和半导体器件之间，并且 用于当从电平控制电路输出第一电平信号时向半导体器件输出具有预定电势 电平的信号，而当从电平控制电路输出第二电平信号时向半导体器件输出所述 输入缓冲门电路的输出。
13、 根据权利要求12所述的接口电路，其特征在于，所述电平控制电路输出第一 电平信号或第二电平信号的时序可以改变。
14、 根据权利要求12所述的接口电路，其特征在于， 所述电平控制电路输出第一电平信号或第二电平信号的时序是根据连接到接口电路的外部器件设置的。
全文摘要
本发明提供了一种用于半导体器件向外部发送信号和从外部接收信号的接口电路。所述接口电路包括用于在信号输入模式下从外部接收信号和在信号输出模式下从半导体器件接收信号的信号输入/输出终端；具有连接到所述信号输入/输出终端的输入终端并且用于向半导体器件输出在输入终端接收的信号的输入缓冲门电路，以及用于在无信号提供模式下把所述输入缓冲门电路的输入终端的电势电平固定在预定电平并且在信号输出模式和信号输入模式下去除输入电平控制电路的电势电平的固定。
文档编号H03K19/00GK101123111SQ20071014060
公开日2008年2月13日 申请日期2007年8月9日 优先权日2006年8月9日
发明者小岸俊哉, 山田光治 申请人:松下电器产业株式会社