专利名称：接口电路的制作方法
技术领域：
本发明涉及一种控制装置和输入输出装置间的接口电路，特别涉及到ATA规格接口电路中的低消耗功率化。
背景技术：
专利文献1特开2003-234649号公报图2是表示以往接口电路一个示例的结构图。
该接口电路是一种作为下述接口已被广泛采用的ATA规格双向数据总线，上述接口电路用于连接计算机等的控制装置和硬盘装置或CD-ROM装置等的外围设备。就ATA规格而言，虽然数据总线为16位宽度，但是在该图中，只对于其中的1根进行了表示。
在依照ATA规格的系统中，控制装置101和外围设备121之间通过连接器111及电缆112来连接。另外，控制装置101及外围设备121依规格规定出，在内部的基板上对数据总线只附加阻尼电阻102、122。
控制装置101方的控制器103具有三态缓冲器105，用于按照输出允许信号/OE1(但是，「/」意味着反转逻辑)来控制向双向总线104的输出数据DO1的输出；缓冲器106，用于将该双向总线104上的信号作为输入数据DI1获取到内部。另外，外围设备121方的控制器123也相同，具有三态缓冲器125，用于按照输出允许信号/OE2来控制向双向总线124的输出数据DO2的输出；缓冲器126，用于将该双向总线124上的信号作为输入数据DI2获取到内部。
三态缓冲器105、125在向控制端子提供的输出允许信号/OE1、/OE2为激活(电平“L”)时，将输入方的信号传送到输出方，在该输出允许信号/OE1、/OE2为非激活(电平“H”)时，使输出方成为高·阻抗状态，也就是浮置状态。
在这种接口电路中，例如在从控制装置101向外围设备121传输数据时，在控制装置101方将输出允许信号OE1转换成激活状态之后，以应传输的数据作为输出数据DO1，提供给三态缓冲器105。
另一方面，在外围设备121方除了发送数据时之外，输出允许信号/OE2都为非激活状态，并且三态缓冲器125的输出方是高·阻抗状态。因而，从控制装置101方的三态缓冲器105所输出的传输数据通过连接器111及电缆112向外围设备121方的双向总线124进行传送。然后，双向总线124上的数据通过缓冲器126，作为输入数据DI2被获取到外围设备121的内部。还有，在从外围设备121向控制装置101传输数据时，进行和上面相反的动作。
但是，对于上述接口电路而言，还有下面那种课题。
也就是说，在控制装置101和外围设备121的哪一个都未进行数据输出时，三态缓冲器105、125的输出方为高·阻抗状态，双向总线104、124为浮置状态。因此，与双向总线104、124所连接的缓冲器106、126的输入电平不固定成“H”或“L”，而成为逻辑阈值电压附近的电平，并流过穿透电流，使消耗电流有所增加。
为了应对该问题，考虑在控制装置方将数据总线固定成上拉或下拉后的状态。但是，根据外围设备的不同，不令人满意的是，还存在将该上拉或下拉处理正在外围设备方实施的问题，并不期望对所有外围设备采取这种处置。例如，在控制装置方进行了下拉时，若连接了正在实施上拉的外围设备，则导致流过多余的电流。另外，由于根据外围设备的不同，存在将信号的电压电平设为5V的问题以及设为3.3V的问题，因而假设要在控制装置方进行上拉，也不能唯一确定其上拉电压。
另外，作为别的应对方法，考虑在未存取时还在控制装置方继续驱动数据总线的方法。但是，此时根据外围设备的不同，也存在仍正实施上拉或下拉处理的问题，并且在外围设备未存取时还有可能继续驱动数据总线，因此并不是可靠的应对方法。
发明内容
本发明的目的为，提供一种接口电路，该接口电路可以按照所连接外围设备的规格来设定非激活时双向总线的状态。
本发明接口电路的特征为，具备三态缓冲器，用于在输出允许信号为激活状态时将向输入方所提供的输出数据输出给双向总线，在该输出允许信号为非激活状态时，使输出方成为高·阻抗状态；缓冲器，用于获取上述双向总线上的信号，来作为输入数据；电阻，通过开关装置连接在上述双向总线和接地电位或电源电位之间；逻辑门，用于在根据总线控制信号被允许并且由总线存取信号表示出上述双向总线为非使用状态时，使上述开关装置成为接通状态，在根据该总线控制信号未被允许时以及由该总线存取信号表示出该双向总线为使用状态时，使该开关装置成为断开状态，上述总线控制信号是按照连接对方一侧的对上述双向总线的输出状态来设定的。
在本发明中，在双向总线和接地电位(或电源电位)之间介由开关装置来连接电阻，并且具备逻辑门，用于在根据总线控制信号的设定被允许并且由总线存取信号表示出双向总线为非使用状态时，使该开关装置成为接通状态，在根据总线控制信号未被允许时以及由总线存取信号表示出双向总线为使用状态时，使该开关装置成为断开状态。
因此，如果根据总线控制信号进行了允许设定，则在双向总线为非使用状态时开关装置成为通态，并且可以通过电阻进行下拉(或上拉)。另外，如果根据总线控制信号设定出不允许，则开关装置成为断开状态，双向总线被保持为高·阻抗状态。因而，具有下述效果，即通过按照所连接外围设备的规格来设定总线控制信号，就可以任意设定非激活时双向总线的状态。
图1是表示本发明实施示例1的接口电路结构图。
图2是表示以往接口电路一个示例的结构图。
图3是表示图1的接口电路异例的结构图。
图4是表示本发明实施示例2的接口电路结构图。
符号说明1 双向总线2 三态缓冲器3 缓冲器4、4d PMOS4uNMOS5、5d 下拉电阻5u上拉电阻6 转换器7、7d NAND7uAND8 AND具体实施方式
对于在控制信号为第1电平时将向输入方所提供的输出数据输出给双向总线并且在该控制信号为第2电平时使输出方成为高·阻抗状态的三态缓冲器，设置逻辑门，用于在输出允许信号为激活状态时以及根据下述总线控制信号被允许且由总线存取信号表示出上述双向总线为非使用状态时，使上述控制信号成为第1电平进行输出，在该输出允许信号为非激活状态且根据该总线控制信号未被允许时，以及在该输出允许信号为非激活状态且由该总线存取信号表示出该双向总线为使用状态时，使该控制信号成为第2电平进行输出，上述总线控制信号是按照连接对方一侧的对上述双向总线的输出状态来设定的。
本发明的上述及其他目的和新特征若将下面的最佳实施示例说明和附图进行了对照阅读，则理应更加完全理解。但是，附图是专门用于解说的，并不用于限定本发明的范围。
实施示例1图1是表示本发明实施示例1的接口电路结构图。
该接口电路设置于用于连接控制装置和外围设备的双向数据总线的控制装置方。原本，双向数据总线具有多位(例如，16位)宽度，但是在该图1中只对于其中的1位部分进行了表示。其他位也是相同的结构。
该接口电路具有三态缓冲器2，用于按照输出允许信号/OE来控制向双向总线1的输出数据DO的输出；缓冲器3，用于将该双向总线1上的信号作为输入数据DI，获取到控制装置的内部。在双向总线1上，还通过作为开关装置的P沟道晶体管(下面，称为「PMOS」)4来连接下拉电阻5的一端，并且该下拉电阻5的另一端连接到接地电位GND上。
在PMOS4的栅极上连接逻辑门，用于按照从控制装置方输出的数据总线激活信号BA和数据总线控制允许信号BE的逻辑值集合，输出控制信号/CN。也就是说，数据总线激活信号BA通过转换器6进行反转，提供到二输入“与非”门(下面，称为「NAND」)7的一个输入方，并且对该NAND7的另一输入方提供数据总线控制允许信号BE。然后，从NAND7的输出方输出控制信号/CN，提供给PMOS4的栅极。
在此，三态缓冲器2在向控制端子提供的信号为“L”时，将其输入方的信号传送到输出方，在向该控制端子提供的信号为“H”时，使输出方成为高·阻抗状态。
数据总线激活信号BA在控制装置对双向总线进行写入或读出的动作(存取)时为“H”，在没有进行存取时为“L”。
另外，数据总线控制允许信号BE由控制装置内的寄存器设定成允许状态(“H”)或不允许状态(“L”)。
下面，说明其动作。
(1)在数据总线控制允许信号BE设定为“H”时在控制装置对双向总线1进行存取时，数据总线激活信号BA为“H”，控制信号/CN为“H”，并且PMOS4成为断开状态。
在控制装置向双向总线1输出数据时，在将输出允许信号/OE转换成“L”之后，将应传输的数据作为输出数据DO，提供给三态缓冲器2。因此，从三态缓冲器2向双向总线1输出输出数据DO。在应传输的数据输出结束时，将输出允许信号/OE恢复成“H”。另一方面，在控制装置从双向总线1输入数据时，在使输出允许信号/OE成为“H”的原状态下，读取缓冲器3的输出信号来作为输入数据DI。
在控制装置没有对双向总线1进行存取时，数据总线激活信号BA为“L”，控制信号/CN为“L”，并且PMOS4成为接通状态。因此，双向总线1通过PMOS4和下拉电阻5，与接地电位GND连接。因而，双向总线1被下拉，并且不成为浮置状态。
(2)在数据总线控制允许信号BE设定成“L”时控制装置对双向总线1进行存取时的动作，和数据总线控制允许信号BE设定成“H”时完全相同。
也就是说，数据总线激活信号BA为“H”，控制信号/CN为“H”，并且PMOS4成为断开状态。在控制装置向双向总线1输出数据时，在将输出允许信号/OE转换成“L”之后，将应传输的数据作为输出数据DO提供给三态缓冲器2。因此，从三态缓冲器2向双向总线1输出输出数据DO。在应传输的数据输出结束时，将输出允许信号/OE恢复成“H”。另一方面，在控制装置从双向总线1输入数据时，在使输出允许信号/OE成为“H”的原状态下，读取缓冲器3的输出信号来作为输入数据DI。
在控制装置没有对双向总线1进行存取时，数据总线激活信号BA为“L”，控制信号/CN为“H”，并且PMOS4成为断开状态。因此，双向总线1不被下拉，而成为浮置状态。
如上所述，该实施示例1的接口电路具有开关装置(PMOS4)，用于根据被控制装置内的寄存器所设定的数据总线控制允许信号BE，来设定该控制装置没有进行存取时双向总线1的状态，也就是下拉或浮置；逻辑门(转换器6和NAND7)。因此，存在下述优点，即可以按照与双向总线1连接的外围设备规格来设定非激活时双向总线的状态，并按照数据总线控制允许信号BE的“H”、“L”，分别设定成下拉或浮置状态。
还有，本发明不限定于上述实施示例1，还可以进行各种变形。作为该异例，例如有下述那类例子。
(a)数据总线控制允许信号BE虽然可以由控制装置内的寄存器进行设定，但是也可以设置开关并通过手动进行设定。
(b)数据总线激活信号BA及数据总线控制允许信号BE的逻辑电平是一个示例，并且也可以使用相反的逻辑电平。因而，开关装置和逻辑门的结构需要按照这些信号的逻辑电平加以适当变更。
(c)在该接口电路中，虽然可以对双向总线1进行下拉，但是也可以构成为，能进行上拉。再者，还可以设置第1及第2数据总线控制允许信号，并且能够选择上拉、下拉及浮置之内的任一个。
例如，图3是表示图1的接口电路异例的结构图，该异例采用2个数据总线控制允许信号BEu、BEd，可以将非激活时双向总线1的状态设定成为上拉(“H”)、下拉(“L”)或者浮置(Hi-Z)状态。
也就是说，该异例的接口电路具有开关装置，是由N沟道MOS晶体管(下面，称为「NMOS」)4u及PMOS4d构成的；逻辑门，是由转换器6和“与”门(下面，称为「AND」)7u及NAND7d构成的。数据总线控制允许信号BEu、BEd分别提供到AND7u、NAND7d的第1输入方，并且对这些AND7u、NAND7d的第2输入方，数据总线激活信号BA通过转换器6进行反转来提供。AND7u、NAND7d的输出方分别连接到NMOS4u、PMOS4d的栅极上。NMOS4u的漏极通过上拉电阻5u与电源电位VDD连接，源极连接到与双向总线1连接的结点ND上。另外，PMOS4d的漏极通过下拉电阻5d与接地电位GND连接，源极连接到结点ND上。
因此，如果将数据总线控制允许信号BEu、BEd全都设定为“L”，则在数据总线激活信号BA为非激活(“L”)时，NMOS4u和PMOS4d成为断开状态，结点ND成为高·阻抗，也就是说双向总线1成为浮置状态。如果将数据总线控制允许信号BEu、BEd分别设定为“H”、“L”，则结点ND为“H”，也就是说双向总线1被上拉。另外，如果将数据总线控制允许信号BEu、BEd分别设定为“L”、“H”，则结点ND为“L”，也就是说双向总线1被下拉。
实施示例2图4是表示本发明实施示例2的接口电路结构图，并且对和图1中的要件通用的要件，附上了通用的符号。
该接口电路和图1的接口电路相同，设置于用于连接控制装置和外围设备的双向数据总线的控制装置方，并且只对于双向数据总线内的1位进行了表示。
该接口电路具有三态缓冲器2，用于按照控制信号/CN来控制向双向总线1的输出数据DO的输出；缓冲器3，用于将该双向总线1上的信号作为输入数据DI，获取到内部。三态缓冲器2在向控制端子提供的控制信号/CN为“L”时，将其输入方的信号向输出方传送，在该控制信号/CN为“H”时，使输出方成为高·阻抗状态。
控制信号/CN是按照从控制装置方输出的输出允许信号/OE、数据总线激活信号BA及数据总线控制允许信号BE的逻辑值集合、通过逻辑门生成的。也就是说，数据总线激活信号BA通过转换器6进行反转，提供到二输入NAND7的一个输入方，并且对该NAND7的另一输入方提供数据总线控制允许信号BE。NAND7的输出方与二输入AND8的一个输入方连接，并且对该AND8的另一输入方提供输出允许信号/OE，从该AND8的输出方输出控制信号/CN。还有，输出允许信号/OE、数据总线激活信号BA及数据总线控制允许信号BE，和图1中的各信号相同。
下面，说明其动作。
(1)在数据总线控制允许信号BE设定成“H”时在输出允许信号/OE为激活(也就是，“L”)时，不管数据总线激活信号BA，从AND8输出的控制信号/CN都为“L”，输出数据DO通过三态缓冲器2向双向总线1输出。
在输出允许信号/OE为非激活(也就是，“H”)时，如果数据总线激活信号BA是“L”，则控制信号/CN为“L”。因此，输出数据DO通过三态缓冲器2向双向总线1输出。因而，双向总线1按照输出数据DO固定成“L”或“H”的状态。另一方面，如果数据总线激活信号BA是“H”，则控制信号/CN也为“H”。因此，双向总线1成为高·阻抗状态。
(2)在数据总线控制允许信号BE设定成“L”时不管数据总线激活信号BA，NAND7的输出信号都为“H”。因而，在输出允许信号/OE为“L”时，从AND8输出的控制信号/CN为“L”，输出数据DO通过三态缓冲器2向双向总线1输出。另一方面，在输出允许信号/OE为“H”时，控制信号/CN为“H”。因此，双向总线1成为高·阻抗状态。
如上所述，该实施示例2的接口电路具有逻辑门(转换器6、NAND7及AND8)，该逻辑门除了输出允许信号/OE之外，还根据可由控制装置内的寄存器设定的数据总线激活信号BA及数据总线控制允许信号BE，生成对下述三态缓冲器2的控制信号/CN，该三态缓冲器用于将输出数据DO向双向总线1输出。因此，存在下述优点，即可以按照与双向总线1连接的外围设备规格来任意设定非激活时双向总线的状态，使之成为“H”、“L”或高·阻抗状态。
还有，输出允许信号/OE、数据总线激活信号BA及数据总线控制允许信号BE的逻辑电平是一个示例，也可以使用相反的逻辑电平。因而，逻辑门的结构需要按照这些信号的逻辑电平加以适当变更。
权利要求
1.一种接口电路，其特征在于包括三态缓冲器，用于在输出允许信号为激活状态时，将向输入方所提供的输出数据输出给双向总线，在该输出允许信号为非激活状态时，使输出方成为高·阻抗状态；缓冲器，用于获取上述双向总线上的信号，来作为输入数据；电阻，通过开关装置连接，在上述双向总线和接地电位或电源电位之间；逻辑门，用于在根据总线控制信号被允许并且由总线存取信号表示出上述双向总线为非使用状态时，使上述开关装置成为接通状态，在根据该总线控制信号未被允许时以及由该总线存取信号表示出该双向总线为使用状态时，使该开关装置成为断开状态，上述总线控制信号是按照连接对方一侧的对上述双向总线的输出状态来设定的。
2.一种接口电路，其特征在于包括三态缓冲器，用于在控制信号为第1电平时，将向输入方所提供的输出数据输出给双向总线，在该控制信号为第2电平时，使输出方成为高·阻抗状态；缓冲器，用于获取上述双向总线上的信号，来作为输入数据；逻辑门，用于在输出允许信号为激活状态时以及根据总线控制信号被允许并且由总线存取信号表示出上述双向总线为非使用状态时，使上述控制信号成为第1电平进行输出，在该输出允许信号为非激活状态并且根据该总线控制信号未被允许时，以及该输出允许信号为非激活状态并且由该总线存取信号表示出该双向总线为使用状态时，使该控制信号成为第2电平进行输出，上述总线控制信号是按照连接对方一侧的对上述双向总线的输出状态来设定的。
3.一种接口电路，其特征在于包括三态缓冲器，用于在输出允许信号为激活状态时，将向输入方所提供的输出数据输出给双向总线，在该输出允许信号为非激活状态时，使输出方成为高·阻抗状态；缓冲器，用于获取上述双向总线上的信号，来作为输入数据；第1电阻，通过第1开关装置连接在上述双向总线和接地电位之间；第2电阻，通过第2开关装置连接在上述双向总线和电源电位之间；第1逻辑门，用于在根据第1总线控制信号被允许并且由上述总线存取信号表示出上述双向总线为非使用状态时，使上述第1开关装置成为接通状态，在根据该总线控制信号未被允许时以及由该总线存取信号表示出该双向总线为使用状态时，使该第1开关装置成为断开状态，上述第1总线控制信号是按照连接对方一侧的对上述双向总线的输出状态来设定的；第2逻辑门，用于在根据第2总线控制信号被允许并且由上述总线存取信号表示出上述双向总线为非使用状态时，使上述第2开关装置成为接通状态，在根据该第2总线控制信号未被允许时以及由该总线存取信号表示出该双向总线为使用状态时，使该第2开关装置成为断开状态，上述第2总线控制信号是按照连接对方一侧的对上述双向总线的输出状态来设定的。
4.根据权利要求1、2或3所述的接口电路，其特征在于，上述总线控制信号由寄存器或手动的开关来设定。
全文摘要
提供一种接口电路，可以按照所连接外围设备的规格来设定非激活时双向总线的状态。若将数据总线控制允许信号BE设定成“H”，则在双向总线1为非使用状态(数据总线激活信号BA为“L”)时，PMOS4为导通状态，该双向总线1通过下拉电阻5被下拉。如果将数据总线控制允许信号BE设定成“L”，则PMOS4为断开状态，双向总线1被保持为高·阻抗状态。因而，通过按照所连接外围设备的规格来设定数据总线控制允许信号BE，就可以任意设定非激活时双向总线1的状态。
文档编号H03K19/0175GK1841929SQ20051012903
公开日2006年10月4日 申请日期2005年11月30日 优先权日2005年3月28日
发明者坂东和彦, 稻积正宪 申请人:冲电气工业株式会社