校准电路的制作方法

专利名称：校准电路的制作方法
技术领域：
本发明涉及校准电路，并且更确切地说 件中所提供的输出缓冲器的阻抗的校准电路 校准电路的半导体器件的数据处理系统。
背景技术：
近几年，在半导体器件之间(例如在CPU和存储器之间)的数据 传输需要很高的数据传输速率。为了实现高数据传输速率，输入/输出 信号的振幅被日益降低。如果降低输入/输出信号的振幅，则输出缓冲 器的阻抗很难达到期望的准确度。
输出缓冲器的阻抗取决于制造过程中的工艺条件而改变。而且， 在其实际使用中，输出缓冲器的阻抗受到周围温度和电源电压的改变 的影响。当输出缓冲器需要高阻抗准确度时，利用可以校准它们的阻
抗的输出缓冲器(日本专利申请未决特开第2002-152032号，2004-32070 号，2006-203405号，以及2005-159702号)。这种输出缓冲器的阻抗 由通常被称为"校准电路"的电路进行调节。
如在日本专利申请未决特开第2006-203405号和2005-159702号中 所公开的，校准电路包含具有与输出缓冲器相同的结构的复制缓冲器。 当校准操作被执行时，通过被连接到校准终端的外部电阻，将校准终 端的电压与参考电压进行比较并且据此调节复制缓冲器的阻抗。然后， 在输出缓冲器中反映出复制缓冲器的调节结果，并由此将输出缓冲器 的阻抗设置为期望值。
在校准操作的顺序中，多次执行包括有电压比较和每一个复制缓
,涉及用于调节半导体器 。本发明还涉及包含具有
冲器的阻抗的更新的调节步骤。由此使得复制缓冲器的阻抗接近期望 值。
但是，校准操作中的电压比较和复制缓冲器的阻抗改变要耗费一 些时间。因此，如果外部时钟的频率较高，则调节步骤不能每次激活 外部时钟时都被执行。在这种情况下，通过划分外部时钟产生了较低 频率的内部时钟，并且与内部时钟同步地执行调节步骤。
其中执行校准操作的周期(校准周期)通常是由外部时钟周期的 个数(例如64个时钟周期)来确定的。随着外部时钟的划分数的增加， 在校准周期内所执行的校准步骤的数目减少了。也就是说，假设确定
校准周期的外部时钟周期的个数由m表示并且划分数由n表示，则在 校准周期内内部时钟的激活次数，也就是调节步骤的数目由m/n表示。 如果外部时钟的频率增加，则划分数n必然增加，并且因此校准周期 内执行的调节步骤的数目进一步减少。
另外，在校准操作中，调节具有与在输出缓冲器中所包括的上拉 电路相同的电路结构的复制缓冲器，然后调节具有与在输出缓冲器中 所包括的下拉电路相同的电路结构的复制缓冲器。因此，在现有校准 电路中，校准周期被分成前半部分和后半部分。在前半部分中调节上 拉复制缓冲器，在后半部分中调节下拉复制缓冲器。
因此，对于上拉和下拉复制缓冲器所执行的调节步骤的个数分别 减少一半，并且因此没有执行充分的校准操作。
进而，由于普通校准电路通过使用之前的校准操作中的最终代码 来执行第一调节步骤，因此在第一调节步骤中阻抗没有被更新。在第 二调节步骤中阻抗更新才开始。结果，阻抗更新的次数比调节步骤的 个数少一个。因此，随着划分数的增加，实际阻抗更新次数急剧减少。例如，假设确定校准周期m的外部时钟周期的个数是64个时钟
周期并且划分数n是8，则在校准周期中内部时钟的激活次数是8 (=64/8)。该次数被均分给上拉侧和下拉侧。上拉侧和下拉侧上的调 节步骤的次数都是4。由于在第一调节步骤中阻抗没有被更新，因此在 上拉侧和下拉侧上的阻抗更新次数都是3 (=4-1)。
如果外部时钟的速度增加并且划分数n是16，则内部时钟的激活 次数仅为4 (=64/16)。在上拉侧和下拉侧上的调节步骤的次数都是2。 阻抗更新的次数是l (=2-1)。如果外部时钟的速度再增加并且划分数 n也再增加，则阻抗更新的次数是0。在这种情况下，不能执行校准操 作。

发明内容
提出本发明以解决上述问题。因此，本发明的目标是提出一种即 使外部时钟频率很高也可以充分执行校准操作的校准电路。
本发明的上述和其他目标可以通过用于调节具有上拉电路和下拉 电路的输出缓冲器的阻抗的校准电路来实现，该校准电路包括
第一复制缓冲器，具有与上拉电路和下拉电路之一基本相同的电 路结构；
第二复制缓冲器，具有与上拉电路和下拉电路中的另一个基本相 同的电路结构；
其中，响应第一校准命令，并行地执行对于第一复制缓冲器的校 准操作和对于第二复制缓冲器的校准操作。
本发明的上述和其他目标还可以通过用于调节具有上拉电路和下 拉电路的输出缓冲器的阻抗的校准电路来实现，该校准电路包括
第一复制缓冲器，具有与上拉电路和下拉电路之一基本相同的电 路结构；以及
第二复制缓冲器，具有与上拉电路和下拉电路中的另一个基本相
同的电路结构；
其中，响应第一校准指令，并行地执行对于第一复制缓冲器和第 二复制缓冲器的校准操作，
响应第二校准指令，交替地执行对于第一复制缓冲器和第二复制 缓冲器的校准操作。
根据本发明，当发出第一校准命令时，校准电路不是交替而是并 行地执行对于第一复制缓冲器的校准操作和对于第二复制缓冲器的校 准操作。因此，由于在校准周期内并行地执行对于第一和第二复制缓 冲器的阻抗更新，因此即使外部时钟的频率较高，也可以执行充分的 校准操作。


通过参考下面结合附图对本发明所做的详细讲述，本发明的上述 和其他目标、特征和优势将变得更加清楚。
图1为根据本发明的优选实施例的校准电路的电路图； 图2是图1中所示的复制缓冲器之一的电路图； 图3是图1中所示的另外复制缓冲器之一的电路图； 图4是图1中所示的控制信号生成电路的电路图； 图5是示出了一个调节步骤的时序图的例子；
图6是包含如图1中所示的校准电路的半导体器件的主要部件的
框图7是如图6中所示的输出缓冲器的电路图8是如图6中所示的前级电路的电路图9是用于解释较短校准操作的时序图IO示出了在校准终端处的电位变化的一个例子；
图11示出了在校准终端处的电位变化的另一个例子；
图12是时序图，用于解释较长的校准操作；
图13是框图，示出了使用应用了本发明的DRAM的数据处理系统。
具体实施例方式
现在参照附图来详细讲述本发明的优选实施例。
图1为根据本发明的优选实施例的校准电路100的电路图。
如图1所示，本实施例的校准电路100包括复制缓冲器110、 120和130;计数器141，用于控制复制缓冲器IIO和120的阻抗；计
数器142，用于控制复制缓沖器130的阻抗；比较器151，用于控制计 数器141;比较器152，用于控制计数器142;以及控制信号生成电路 160。
复制缓冲器110、 120和130具有与下述输出缓冲器的一部分相同 的电路结构。输出阻抗通过使用复制缓冲器110、 120和130来进行调 节并且在输出缓冲器中反映结果。输出缓冲器的阻抗因此被设置为期 望值。这就是校准电路100的功能。
图2是复制缓冲器110的电路图。
如图2所示，复制缓冲器IIO是由并联到电源电位VDD的五个P 沟道MOS晶体管111~115和一端被连接到晶体管的漏极的电阻器119 组成。电阻器119的另一端被连接到校准终端ZQ。复制缓冲器110不 具有下拉功能。而是，该缓冲器只具有上拉功能。
阻抗控制信号DRZQP1到DRZQP5被分别从计数器141提供给晶 体管111到115的栅极。因此，在复制缓冲器110中的五个晶体管的 每一个的开关控制被分开执行。在图1和2中，阻抗控制信号DRZQP1 到DRZQP5被总称为DRZQP。
晶体管111至115的并联电路被设计以在导通时具有预定阻抗(例
如120Q)。不过，由于晶体管的导通电阻根据制造条件、环境温度和 操作期间的电源电压而变化，因此不能得到期望阻抗。为了实际实现 120Q的阻抗，需要调节要接通的晶体管的个数。因此利用了多个晶体 管的并联电路。
为了在较宽范围内精密地调节阻抗，优选组成并联电路的多个晶
体管的每一个的W/L比率(栅极宽度与栅极长度的比率)彼此不同。 更为确切地说，在晶体管上执行两个2的幂的权重。考虑到这一点， 根据本实施例，当晶体管11的W/L比率被设置为"1"时，晶体管 112至115的W/L比率分别为"2" 、 "4" 、 "8"和"16"(这些 W/L比率不表示实际的W/L比率而只是相对值，在以下的描述中也是 如此)。
通过利用阻抗控制信号DRZQP1到DRZQP5来合适地选择要接通 的(多个)晶体管，并联电路的导通电阻被固定为约120Q，而不管制 造条件和温度如何变化。
电阻器119的电阻值被设计为例如120Q。因此，当晶体管112至 115的并联电路被接通时，从校准终端ZQ看复制缓冲器110的阻抗为 240。。例如，电阻器119采用了钨(W)电阻器。
除了电阻器119的另一端被连接到节点A之外，复制缓冲器120 具有与如图2所示的复制缓冲器110相同的电路结构。因此，阻抗控 制信号DRZQP1到DRZQP5被提供给复制缓冲器120中的五个晶体管 的栅极。
图3为复制缓冲器130的电路图。
如图3所示，复制缓冲器130是利用并联到接地电位的五个N-沟 道MOS晶体管131至135和一端被连接到晶体管的漏极的电阻器139
形成的。电阻器139的另一端被连接到节点A。复制缓冲器130不具 有上拉功能。而是，该缓冲器只具有下拉功能。
从计数器142分别将阻抗控制信号DRZQN1到DRZQN5提供给 晶体管131至135的栅极。因此，复制缓冲器130中的五个晶体管的 每一个的开关控制是分开执行的。在图1和3中，阻抗控制信号 DRZQN1到DRZQN5总称为DRZQN。
晶体管131至135的并联电路也被设计为使得在导通时具有预定 阻抗(例如120Q)。电阻器139的电阻值被设计为例如120Q。因此， 与复制缓冲器110和120类似，当晶体管131至135的并联电路被导 通时，从节点A看复制缓冲器130的阻抗为240Q。
更为优选地，与晶体管111至115类似，在晶体管131至135的 W/L比率上执行2的幂的权重。确切地说，当晶体管131的W/L比率 为"1"时，晶体管132至135的W/L比率被分别设置为"2" 、 "4"、 "8"禾口 "16"。
再参照图1，当激活控制信号ACT1时，计数器141对阻抗代码递 增或递减计数。确切地说，如果当激活控制信号ACT1时比较信号 C0MP1为高电平，则计数器14对阻抗代码递增计数。如果当激活控 制信号ACT1时比较信号C0MP1为低电平，则计数器14对阻抗代码 递减计数。如果激活控制信号ACT1时的比较信号C0MP1的逻辑电平 与前一个不同，则停止计数操作。在本实施例中，控制信号ACT1的 激活表示控制信号ACT1的有效边沿。
比较器151的非反相输入终端(+ )被连接到校准终端ZQ。反相 输入终端(-)被连接到连接在电源电位(VDD)和接地电位(GND) 之间的电阻器171和172的中间点。比较器151将校准终端ZQ的电位 与中间电压(VDD/2)相比较。如果电位较高，则用作输出的比较信号C0MP1为高电平。如果中间电压较高，则使得比较信号C0MP1为低电平。
当激活控制信号ACT2时，计数器142对阻抗代码递增或递减计 数。确切地说，如果当激活控制信号ACT2时比较信号COMP2为高电 平，则计数器对阻抗代码递增计数。如果当激活控制信号ACT2时比 较信号COMP2为低电平，则计数器对阻抗代码递减计数。如果激活控 制信号ACT2时比较信号COMP2的逻辑电平与前一个不同，则停止计 数操作。在本实施例中，控制信号ACT2的激活表示控制信号ACT2 的有效边沿。
比较器152的非反相输入终端(+ )被连接到用作复制缓冲器120 和130的输出端的节点A。反相输入终端(-)被连接到电阻器171和 172的中间点。比较器152将节点A的电压与中间电压(VDD/2)相比 较。如果节点A的电压较高，则用作输出的比较信号COMP2为高电 平。如果中间电压较高，则使得比较信号COMP2为低电平。
进而，在控制信号ACT1和ACT2为非激活的时段期间，计数器 141和142停止计数操作并且保持其当前阻抗代码。如上所述，计数器 141的计数值(阻抗代码)被用作阻抗控制信号DRZQP。计数器142 的计数值(阻抗代码)被用作阻抗控制信号DRZQN。
图4为用于生成控制信号ACT1和ACT2的控制信号生成电路160 的电路图。
如图4所示，控制信号生成电路160具有划分电路161，用于 划分外部时钟CK以生成内部时钟ICLK; OR电路162和163;以及 AND电路164和165。
划分电路161的划分数是根据在外部时钟CK的频率和校准电路
100的操作速度之间的关系确定的。确切地说，在内部时钟ICLK的周
期比执行调节步骤所需的时间长的范围下，划分数优选被设置得尽可
能小。如图5所示， 一个调节步骤包括代码更新时间Tl、比较器响应 时间T2和判断时间T3。如图5所示，如果总时间(=T1+T2+T3)要 比7个外部时钟周期长并且比8个外部时钟周期短，则划分数被设置 为8个。
存在两种外部发出的校准命令。 一个是"短校准"命令。另一个 是"长校准"命令。短校准命令(ZQCS)是在普通操作期间根据需要 发出的。其校准周期被设置得相对较短。同时，长校准命令(ZQCL) 是在重置或者从自更新模式返回时发出的。校准周期被设置得相对较 长。
被分配给短校准命令的校准周期为例如64个时钟。在这种情况 下，如果划分数为8，则调节步骤在短校准中被执行8次(=64/8)。 被分配给长校准命令的校准周期为例如512个时钟。如果划分数为8， 则调节步骤在长校准中被执行64次(=512/8)。
如图4所示，控制信号ZQCOMa被共用提供给OR电路162和163 的每一个的输入终端的一个。另外，控制信号ZQCOMb被提供给OR 电路162的输入终端的另一个，并且控制信号ZQCOMc被提供给OR 电路163的输入终端的另一个。进一步地，来自OR电路162和163 的输出信号被分别提供给AND电路164和165的每一个的一个输入终 端。内部时钟ICLK被共用提供给AND电路164和165的每一个的另 一个输入终端。
由于上述电路结构，在发出短校准命令时，控制信号ACT1和 ACT2在预定周期内具有与内部时钟ICLK相同的波型。同时，在发出 长校准命令时，控制信号ACT1在长校准周期的前半段内具有与内部 时钟ICLK相同的波型，并且控制信号ACT2在长校准周期的后半段内
具有与内部时钟ICLK相同的波型。
上面讲述了根据本实施例的校准电路100的结构。
图6为包括校准电路100的半导体器件200的主要部件的框图。
除了校准电路100之外，如图6所示的半导体器件200还包括输 出缓存器210和输入缓存器220，输出缓存器210和输入缓存器220都 被连接到数据输入/输出终端DQ。由于输入缓存器220的结构并不直 接与本发明的范围相关，因此在说明书中省略了对其的讲述。
输出缓存器210的操作是利用从前级电路230提供的操作信号 230P和230N控制的。如图6所示，从校准电路100提供的阻抗控制 信号DRZQP和DRZQN被提供给前级电路230。
图7为输出缓存器210的电路图。
如图7所示，输出缓存器210包括并联的五个P-沟道MOS晶体 管211p 215p和并联的五个N-沟道MOS晶体管211n 215n。电阻器 218和219串联连接在晶体管211p 215p和晶体管211n 215n之间。电 阻器218和电阻器219的连接点被连接到数据输入/输出终端DQ。
组成操作信号230P的五个操作信号231P 235P被提供给晶体管 211p 215p的栅极。组成操作信号230N的五个操作信号231N 235N 被提供给晶体管211n 215n的栅极。输出缓存器210中的晶体管是分 别由10个操作信号231P 235P和231N 235N来分开进行接通断开控 制的。操作信号231P 235P组成操作信号230P，而操作信号231N-235N 组成操作信号230N。
在输出缓存器210中，由P-沟道MOS晶体管211p 215p形成的
上拉电路PU和电阻器218具有与如图2所示的复制缓冲器110 (120) 相同的电路结构。由N-沟道MOS晶体管211n 215n形成的下拉电路 PD和电阻器219具有与如图3所示的复制缓冲器130相同的电路结构。
因此，晶体管211p 215p的并联电路和晶体管211n 215n的并联 电路被设计成在导通时具有例如120Q。电阻器218和219的电阻值分 别被设计为例如120Q。因此，如果接通晶体管211p 215p的并联电路 和晶体管211n 215n的并联电路之一，则从数据输入/输出终端DQ看 输出缓存器210的阻抗为240Q。
在实际半导体器件中，多个这些输出缓存器210是并联提供的， 并且输出阻抗是根据要使用的输出缓存器的个数进行选择的。假设输 出缓存器的阻抗用X表示，通过使用并联的Y个输出缓存器，则输出 阻抗计算为X/Y。
图8为前级电路230的电路图。
如图8所示，前级电路230是由五个OR电路301-305和五个AND 电路311~315形成。来自输出控制电路240的选择信号240P被共用提 供给OR电路301~305，并且来自校准电路100的阻抗控制信号 DRZQP1 DRZQP5被分别提供给OR电路301-305。同时，来自输出控 制电路240的选择信号240N被共用提供给AND电路311~315，并且 来自校准电路100的阻抗控制信号DRZQN1 DRZQN5被分别提供给 AND电路311 315。
作为输出控制电路240的输出的选择信号240P和240N是根据例 如从数据输入/输出终端DQ输出的数据的逻辑值来进行控制的。确切 地说，当从数据输入/输出终端DQ输出高电平信号时，选择信号240P 和240N被设置为低电平。当从数据输入/输出终端DQ输出低电平信号 时，选择信号240P和240N被设置为高电平。当采用了输出缓存器210
被用作终端电阻器的ODT (芯片内终结)时，选择信号240P被设置为 低电平并且选择信号240N被设置为高电平。
作为OR电路30卜305的输出的操作信号231P 235P (=230P)和 作为AND电路311-315的输出的操作信号231N-235N (=230N)被提 供给如图6所示的输出缓存器210。
上面讲述了半导体器件200的结构。接下来，关于根据本实施例 的校准电路100的操作，依次贸数当发出短校准命令时所执行的操作 和当发出长校准命令时所执行的操作。
图9为用于解释短校准操作的时序图。
如图9所示，当发出短校准指令ZQCS时，控制信号ZQCOM从 低电平变成高电平。因此，控制信号ACT1和ACT2都与内部时钟ICLK 同步地动作。
这里，计数器141和142同时地执行计数操作。结果，复制缓冲 器110和120的每一个的阻抗接近外部电阻器R的值，并且复制缓冲 器130的阻抗接近复制缓冲器120的阻抗值。假设短校准周期为64个 时钟并且划分数为8，则计数器141和142都执行8次调节步骤。
这里将给出关于复制缓冲器110和120的校准操作的描述。首先， 当作为比较器151的输出的比较信号C0MP1为低电平时，计数器141 结合控制信号ACT1进行递减计数，并且由此改变晶体管111~115的 每一个的接通/断开状态。如上所述，在本实施例中，晶体管111-115 的W/L比率分别为"1" 、 "2" 、 "4" 、 "8"和"16"。然后，计 数器141的最低有效位(LSB)被分配给阻抗控制信号DRZQP1。并且， 计数器141的最高有效位(MSB)被分配给阻抗控制信号DRZQP5。 因此复制缓冲器110和120的每一个的阻抗以最小间隔进行变化。
随着递减计数的进行，复制缓冲器110和120的每一个的阻抗逐 渐减小。另外，如图10所示，校准终端ZQ的电位逐渐增加。当复制
缓冲器110的阻抗减小到目标阻抗(240Q)之下时，校准终端的电位 超过中间电压(VDD/2)。作为比较器151的输出的比较信号C0MP1 然后被反转为高电平。由于比较信号C0MP1的逻辑电平从前一个发生 变化，因此计数器141停止计数操作。
在这点上，如图10所示，在比较信号C0MP1的逻辑电平已经从 前一个变化之后，可以连续地执行调节步骤。
同时，当作为比较器151的输出的比较信号C0MP1为高电平时， 计数器141结合控制信号ACT1进行递增计数，并且由此改变晶体管
111-115的每一个的接通/断开状态。随着递增计数的进行，复制缓冲 器UO和120的每一个的阻抗被逐渐增加。另外，如图11所示，校准 终端ZQ的电位逐渐减小。当复制缓冲器110的阻抗减小到目标阻抗 (240Q)之下时，校准终端的电位超过中间电压(VDD/2)。作为比 较器151的输出的比较信号C0MP1然后被反转为低电平。由于比较信 号C0MP1的逻辑电平从前一个发生变化，因此计数器141停止计数操 作。
另外在这种情况下，如图11所示，在比较信号C0MP1的逻辑电 平已经从前一个变化之后，可以连续地执行调节步骤。
在本实施例中，复制缓冲器130的校准操作与上述的复制缓冲器 110和120的校准操作并行地执行。
在复制缓冲器130的校准操作中，计数器142与控制信号ACT2 的动作同步地执行计数操作。然后，复制缓冲器130的阻抗接近复制 缓冲器120的阻抗值。由于复制缓冲器120的校准操作也是在该操作
期间执行的，因此复制缓冲器130的校准操作是基于复制缓冲器120
的相邻阻抗(=复制缓冲器iio的相邻阻抗)执行的。
这一方面由图9中的箭头所示。响应控制信号ACT2的第i+l个 有效边沿的阻抗调节利用了响应控制信号ACT1的第i个有效边沿而调 节后的阻抗。这里，对于响应控制信号ACT2的第一个有效边沿的阻 抗调节，利用了响应对应于前一个校准命令的控制信号ACT1的最后 一个有效边沿(在图9的情况下为第八个有效边沿)而调节的阻抗。
这里，由于校准操作正在处理中，因此复制缓冲器U0和120的 每一个的相邻阻抗可以与期望阻抗略微不同。但是，在正常操作期间 频繁发出短校准命令，很难发生复制缓冲器110和120的每一个的阻 抗都与期望阻抗大大不同的情况。因此，如本实施例所示，根据参照 关于调节操作的阻抗的复制缓冲器130的校准操作，可以执行幅度不 大的阻抗调节。
已经讲述了短校准操作。由校准操作所确定的阻抗控制信号 DRZQP和DRZQN被提供给如图6所示的前级电路230。对于由前级 电路230所控制的输出缓存器210，反映了复制缓冲器的设置内容。
在本实施例中，每一次发出短校准命令ZQCS时，都并行地执行 上拉复制缓冲器110和120的校准操作以及下拉复制缓冲器130的校 准操作。因此，即使在校准周期中只可以执行几个调节步骤，也能更 可靠地调节阻抗。
在校准周期中可以执行的调节步骤的个数与现有校准电路相同。 不过，如上所述，通常阻抗在第一调节步骤期间并不更新。这是由于 在校准电路中所包括的计数器通常是根据比较器的输出值是否从前一 个发生变化来更新阻抗的。如果与现有校准电路中一样将短校准周期 被分成第一半和第二半，则阻抗的实际更新次数显著减少。相反，在本实施例中，整个短校准周期都被分配给上拉侧和下拉侧。因此，与 现有情况相比，阻抗的更新次数增加了。
由于在现有校准电路中阻抗的更新次数较小，因此在短校准操作 中上拉复制缓冲器通常不能被调节到目标值。在这种情况下，对于下 拉复制缓冲器，偏离原始目标值的阻抗被设置为目标值。因此，可以 调节阻抗以使之偏离原始目标值，并且在这种情况下不能保持准确的 校准操作。在本发明中，与现有情况相比，由于在本实施例中增加了 阻抗的更新次数，因此抑制了这种问题。
下面来讲述长校准操作。
图12为用于解释长校准操作的时序图。
如图12所示，当发出长校准命令ZQCL时，控制信号ZQCOMb 从低电平变成高电平，并且控制信号ACT1开始动作。计数器141提 供计数操作，以便使复制缓冲器110和120的阻抗接近外部电阻器R 的值。此时，控制信号ACT2不动作，则保持复制缓冲器130的阻抗。
当过去了校准周期的一半时，控制信号ZQCOMb从高电平变成低 电平，并且控制信号ZQCOMc从低电平变成高电平。由此，控制信号 ACT1停止动作，并且控制信号ACT1开始动作。此时，计数器142提 供计数操作，以便使复制缓冲器130的阻抗接近复制缓冲器120的阻 抗值。
假设长校准周期为512个时钟并且划分数为8，则在校准周期的 第一半中，在上拉复制缓冲器110和120上执行调节步骤达32次。在 校准周期的第二半中，在下拉复制缓冲器130上执行调节步骤达32次。
根据可确保足够次数的调节步骤的长校准操作，与短校准操作不
同，校准周期被分成前一半和后一半。也就是说，在长校准操作期间， 交替地执行对于上拉复制缓冲器110和120的校准操作以及对于下拉 复制缓冲器130的校准操作。该操作更为精确地驱动了校准操作。
本发明并不限于上述实施例，在如权利要求所述的发明范围之内 可以进行各种修改，并且自然地这些修改也被包括在本发明的范围之 内。
例如，组成复制缓冲器U0和120以及130的晶体管的尺寸可以 与组成输出缓存器210的晶体管的不同。如果这些晶体管的阻抗基本 彼此相同，则还可以使用收縮晶体管(Shrunk transistor)。
虽然在本实施例中五个晶体管的并联电路被用作组成输出缓存器 或复制缓存器的并联电路，但是并联的晶体管的个数并不限于该数目。
根据本发明，长校准操作的校准周期被分成前一半和后一半。并 且，交替地执行上拉侧的校准操作和下拉侧的校准操作。但是，还可 以与短校准操作类似地在长校准操作中并行地执行上拉侧的校准操作 和下拉侧的校准操作。由于长短校准操作都是以相同方式执行的，因 此这使得设计更加简单。
此外，应用了本发明的校准电路(或者具有该校准电路的半导体 器件)可以被集成到包括(多个)1/0设备的数据处理系统中。也就是 说，如图13所示，从应用了本发明的DRAM 330的数据输入/输出终 端DQ输出的数据信号经由数据总线310被传送给I/O设备350。在这 种情况下，1/O设备350包括例如类似于液晶显示器(LCD)的(多个) 显示设备或者类似于键盘或鼠标的(多个)输入设备。
权利要求
1.一种校准电路，用于调节具有上拉电路和下拉电路的输出缓冲器的阻抗，该校准电路包括第一复制缓冲器，具有与所述上拉电路和下拉电路之一基本相同的电路结构；第二复制缓冲器，具有与所述上拉电路和下拉电路中的另一个基本相同的电路结构；其中，响应第一校准命令，并行地执行对于所述第一复制缓冲器的校准操作和对于所述第二复制缓冲器的校准操作。
2. 如权利要求1所述的校准电路，其中，对于所述第二复制缓冲 器的校准操作是基于所述第一复制缓冲器的相邻阻抗执行的。
3. 如权利要求l所述的校准电路，其中，响应第二校准命令，执 行对于所述第一复制缓冲器的校准操作，然后执行对于所述第二复制 缓冲器的校准操作。
4. 如权利要求3所述的校准电路，其中，由所述第一校准命令指 定的校准周期比由所述第二校准指令指定的校准周期短。
5. 如权利要求1所述的校准电路，进一步包括计数器，用于调节 所述第一和第二复制缓冲器的每一个的阻抗，其中，所述计数器与频 率低于外部时钟的频率的内部时钟同步地执行操作。
6. 如权利要求1至5的任一个所述的校准电路，进一步包括第三 复制缓冲器，所述第三复制缓冲器具有与所述第一复制缓冲器基本相 同的电路结构，并且被设置为具有与所述第一复制缓冲器基本相同的 阻抗，并且制缓冲器和外部电阻器之间的电位而执行的，并且对于所述第二复制 缓冲器的校准操作是基于在所述第二复制缓冲器和所述第三复制缓冲 器之间的电位而执行的。
7. —种校准电路，用于调节具有上拉电路和下拉电路的输出缓冲 器的阻抗，该校准电路包括第一复制缓冲器，具有与所述上拉电路和所述下拉电路之一基本 相同的电路结构；第二复制缓沖器，具有与所述上拉电路和所述下拉电路中的另一 个基本相同的电路结构；其中，响应第一校准命令，并行地执行对于所述第一复制缓冲器 和所述第二复制缓冲器的校准操作，响应第二校准指令，交替地执行对于所述第一复制缓冲器和所述 第二复制缓冲器的校准操作。
8. —种数据处理系统，包括半导体器件，其包括具有上拉电路 和下拉电路的输出缓存器和用于调节所述输出缓存器的阻抗的校准电 路；以及I/0设备，经由数据总线被连接到所述半导体器件，其中，所 述校准电路包括第一复制缓冲器，具有与所述上拉电路和所述下拉电路之一基本 相同的电路结构；以及第二复制缓冲器，具有与所述上拉电路和所户下拉电路中的另一 个基本相同的电路结构；其中，响应第一校准指令，并行地执行对于所述第一复制缓冲器的校准操作和对于所述第二复制缓冲器的校准操作。
全文摘要
包括了与组成输出缓存器的上拉电路具有基本相同的电路结构的第一复制缓冲器和与组成输出缓存器的下拉电路具有基本相同的电路结构的第二复制缓冲器。当发出第一校准命令ZQCS时，控制信号ACT1和ACT2都被激活，并且并行地执行对于第一复制缓冲器和第二复制缓冲器的校准操作。
文档编号H03K19/00GK101192823SQ20071019346
公开日2008年6月4日 申请日期2007年11月27日 优先权日2006年11月28日
发明者余公秀之 申请人:尔必达存储器株式会社