纠错编码方法及装置的制作方法

专利名称：纠错编码方法及装置的制作方法
技术领域：
本发明涉及一种用于将信息序列分割成一定长度的块并独立地将 冗余序列添加到每个块的块纠错编码方法及装置，更特别地涉及用于
低密度奇偶校验(LDPC)编码的方法及装置。
背景技术：
诸如卫星或移动通信系统的通信系统已在其中并入了纠错编码技 术，该纠错编码技术具有满足用于功率降低和小天线尺寸的系统要求 的大编码增益。低密度奇偶校验码是已知的具有很大编码增益的纠错 码。目前正在进行将低密度奇偶校验码引入到各种通信系统和诸如磁 性存储装置等存储装置中的处理。
低密度奇偶校验编码方案不是指单一的纠错编码方案，而是指纠 错码的总括，这些纠错码的特征在于它们由稀疏校验矩阵来定义。稀
疏校验矩阵意指校验矩阵的大部分组分(元素)是"0"且组分"1" 的数目非常少。如D丄C. Mackay， "Good Error-Correcting Codes Based on very sparse matrices" ， IEEE Transactions on Information Theory, pp. 399-431， March 1999 (非专利文献l)中所公开的，低密度奇偶校验码 的特征在于其能够通过基于稀疏校验矩阵的选择而采用诸如和-积算法 等重复解码方案来提供具有接近理论极限的很大编码增益的纠错编码 方案。
低密度奇偶校验码的一个技术问题是它需要大量的用于编码处理 的计算，所述编码处理即为根据信息位序列来计算冗余位序列的处理。 在其中冗余位序列的生成包括将矩阵与代码生成矩阵的乘法计算的大 多数典型编码装置中，低密度奇偶校验码序列的生成需要大量与代码长度的平方成比例的异或运算。
如果编码装置包括代码校验矩阵，则校验矩阵基本变形，使得一 部分校验矩阵变成对角矩阵，如等式(1)所示，并且由基本变形校验 矩阵实现低密度奇偶校验码序列的生成。
广
0
0
(1)
具体地，如果假设r和k表示正整数，i表示在l《i《r范围内的整数， 等式(1)中的A是rxk矩阵，且d,C2,…，Ck是k位的信息位序列，则根据 以下等式(2)来计算相应的冗余位序列p,，p2,…，^的每个位Pi:
A =^X/。=， +a',2c2 + (2)
声l
其中，j表示在l《j《k范围内的整数，ai,j表示rxk矩阵A的(i,j)组 分。为了执行纠错码的编码，需要将rxk矩阵A存储在诸如存储器的存 储装置中，并执行次数与矩阵A的组分中的值"1"的数目一样多的异 或运算。
图l示出了用于通过低密度奇偶校验码来执行编码的根据相关技 术的编码装置的布置示例。当所示的编码装置被给定了信息位序列时， 其用低密度奇偶校验码来将该信息位序列编码并输出码位序列。编码 装置包括用于根据等式(2)对信息位序列执行计算以生成冗余位序列 的冗余位序列计算装置71、用于保持等式(1)中所示的矩阵A并将矩 阵A的组分(元素)提供给冗余位序列计算装置71的矩阵信息存储存储
6器72、以及开关73，该开关73用于从冗余位序列计算装置71中一次选 择一个信息位序列和冗余位序列，从而生成包括信息位序列和冗余位 序列的组合的码位序列。冗余位序列计算装置71包括异或电路。
为了减小存储装置(即矩阵信息存储存储器72)的存储容量并减 少包括在冗余位序列计算装置71中的异或电路的数目，己知有一种构 成低密度奇偶校验码的处理，该处理使得矩阵A的组分中的"1"的数 目尽可能小且由重复解码实现的编码增益优选地大。例如在Thomas Richardson, R. Urbanke， "Efficient Encoding of Low-Density Parity-Check Codes，'， IEEE Transactions on Information Theory, pp. 619-656, September 2001 (非专利文献2)中公开的此类构成处理。 JP-2003-115768A (专利文献l)和JP-2004-72130A (专利文献2)公开 了一种使用包括循环置换矩阵的块矩阵作为校验矩阵并将每个块矩阵 限制于循环矩阵以便减小存储容量并简化异或运算的处理。以此类方 式而受到限制的校验矩阵具体地称为伪循环码。这些处理仍存在这样 的问题，即縮小的装置规模与简化的处理不兼容。换言之，虽然减小 了装置规模，但使用伪循环码的处理需要复杂的控制，或者该处理可 应用于伪循环码之中的进一步受限的代码，即只能应用于对其增加附 加限制性条件的代码。
对于将纠错编码应用到各种通信系统和诸如磁性存储装置的存储 装置的进展，除用于执行简单编码处理的小规模装置之外，还需要开 发一种编码方案，该编码方案用于改善由根据和-积算法的重复解码获 得的编码增益。
专利文献l: JP-2003-115768A
专利文献2: JP-2004-72130A
非专利文献l: D丄C. Mackay ， " Good Error-Correcting Codes Based
7on very sparse matrices" ， IEEE Transactions on Information Theory, pp. 399-431， March 1999
非专利文献2 : Thomas Richardson, R. Urbanke, "Efficient Encoding of Low-Density Parity-Check Codes", IEEE Transactions on Information Theory, pp. 619-656， September 200
发明内容
本发明将解决的问题
由于使用诸如用于保持上述等式(1)中的矩阵A的矩阵信息存 储存储器的存储装置和诸如用于执行根据上述等式(2)的处理运算
的冗余位序列计算装置的处理器来实现关于低密度奇偶校验码的编 码，所以所述编码装置与用里德-所罗门码的循环编码或巻积编码的 情况相比具有非常大的规模。由于这个问题，如果将根据上述相关 技术的纠错编码应用于诸如卫星通信系统、地面微波通信系统、以 及移动通信系统的系统，则难以实现简单的编码处理和縮小的装置 规模，以及彼此兼容的增大的编码增益。
本发明的目的是提供一种基于低密度奇偶校验编码的纠错编 码方法，该纠错编码方法使得纠错编码装置规模小且布置简单，并 且该纠错编码方法能够基于重复解码而实现大的编码增益。
本发明的另一目的是提供一种基于低密度奇偶校验编码的纠 错编码装置，该纠错编码装置规模小且布置简单，并且该纠错编码 装置能够基于重复解码而实现大的编码增益。
用于解决问题的手段根据本发明的使用低密度奇偶校验码的纠错编码方法包括把待
被处理以用于纠错编码的长度为K的信息位序列分割成m-r个第一块和 r个第二块，所述m-r个第一块的每个包括长度为n的位序列，所述r个第 二块包括长度分别为khk2，…,kr的位序列，其中K、 m、 n是正整数，r是 在l《r《m范围内的整数，1^,1^,...，1^是在0《1^，1^,...,1^《11-1范围内的整 数；第一算术运算，其用于对m-r个第一块执行多项式乘法并输出r个长 度为n的位序列；以及第二算术运算，其用于对r个第二块和第一算术运 算的r个运算结果执行多项式除法和多项式乘法并输出位序列，该位序 列包括长度分别为n-ld、 n-k2.....n-、的冗余位序列。
根据本发明的使用低密度奇偶校验码的纠错编码装置包括分割 器，其用于把待被处理以用于纠错编码的长度为K的信息位序列分割成 m-r个第一块和r个第二块，所述m-r个第一块的每个包括长度为n的位序 列，所述^^第二块包括长度分别为1^,1:2，...,、的位序列，其中K、 m、 n 是正整数，r是在l《r《m范围内的整数，、，]^2，...,、是在0《1^,1^,...,1^ 《N-l范围内的整数；r个第一算术处理器，其用于对m-r个第一块执行 多项式乘法，且每个输出长度为n的位序列作为运算结果；以及第二算 术处理器，其用于对r个第二块和分别从r个第一算术处理器并行地提供 的运算结果执行多项式除法和多项式乘法，并输出位序列，该位序列 包括长度分别为n-k,、 n-k2、 ...、 n-kr的冗余位序列。
在根据本发明的纠错编码装置中，每个第一算术处理器可以包括， 例如最多m-r个多项式乘法电路。例如，第二算术处理器可以包括第 一多项式除法和乘法单元，其用于同时对长度为K的第二块和来自r个 第一算术处理器的运算结果执行至多单个多项式除法和至多r-l个多项 式乘法，并输出冗余位序列中n-kr位和r-l个长度为n的位序列；以及第p 多项式除法和乘法单元，其中p是在2《p《r范围内的整数，其用于对从 第p-l多项式除法和乘法单元送出的长度为n的r-p+l个位序列和长度为 kr.pw的第二块同时执行至多单个多项式除法和至多r-p个多项式乘法， 并输出冗余位序列中的n-kr.pw位和r-p个长度为n的位序列。在这种情况下，例如，第r多项式除法和乘法单元可以包括至多单个多项式除法电 路和至多r-q个多项式乘法电路，其中q是在i《q《r范围内的整数。
此类多项式除法和乘法单元可以采用连接逻辑状态，例如用于建 立充当多项式除法电路中的除数的多项式和用于确定多项式乘法电路 中的乘数的多项式。在这种情况下，可以采用与有限域的元素的素域 上的最小多项式相关的一系列多项式作为对应于多项式除法电路中的 连接的最大r个多项式，并且可以选择所述对应于多项式除法电路中的 连接的多项式，使得具有对应于多项式除法装置的多项式的乘积的乘 积多项式提供的矩阵将是稀疏矩阵。在这样采用并选择多项式的情况 下，可以增大编码增益以用于有效地处理运算。
根据本发明，提供了一种基于低密度奇偶校验码的编码方法和装 置，其特征在于小的装置规模和简单的装置布置，并且其能够根据重 复解码方案而实现高的编码增益。


图l是示出了根据现有技术的纠错编码装置的布置示例的方框图； 图2是示出了根据本发明的示例性实施例的纠错编码装置的布置 的方框图3是示出了多项式乘法单元的布置示例的方框图； 图4是示出了多项式乘法电路的布置示例的方框图； 图5是示出了多项式除法和乘法单元的布置示例的方框图； 图6是示出了多项式除法电路的布置示例的方框图； 图7是示出了码位序列的帧格式的示例的图示； 图8是示出了多项式乘法单元的布置的另一示例的方框图； 图9是示出了采用根据本发明的编码装置的数据通信系统的布置 示例的方框图。
附图标记说明
1011多项式乘法单元
12多项式除法和乘法单元
13、14、23、 34、 54、 55、 65、 73
21、42多项式乘法电路
22、32、43、 52、 62
31、51、61
33、53、63
41多项式除法电路
44选择器
45、46输入端子
47、48输出端子
65串行/并行转换器
71冗余位序列计算装置
72矩阵信息存储存储器
81数据传送设备
82编码装置
83、87同步控制和数据转换装置
84调制器
85数据接收装置
86解调器
88解码装置
开关
异或电路 触发器 连接元件
具体实施例方式
根据图2所示的本发明示例性实施例的纠错编码装置对作为输入 而提供的信息位序列执行基于低密度奇偶校验码的纠错编码以生成码 位序列。该纠错编码装置包括并联地布置的r个多项式乘法单元ll， 其中r表示l或更大的整数；串联地布置的r个多项式除法和乘法单元12; 在输入侧的开关13和在输出侧的开关14。为了将所布置的r个多项式除 法和乘法单元12彼此区别开，如下所述，将它们用至"[r]"来 表示。开关13用来将提供给纠错编码装置的信息位序列分配给多项式
11乘法单元ll中的任何一个。开关14用来连续地选择信息位序列和来自 末级中的多项式除法和乘法单元[l]的r个输出，以便输出码位序列，如
下所述，在该码位序列中组合了信息位序列和冗余位序列。
本示例性实施例中的编码方案提供有由具有通过K位表示的长度 的信息位序列所表示的输入并且输出具有通过ivm位表示的长度的码 位序列。这里，信息位序列的位长度K由以下等式表示
<formula>formula see original document page 12</formula>(3)
具有位长rrm的码位序列中的K位与具有位长K的输入信息位序列 完全一致。因此，本示例性实施例中的编码方案是系统编码方案。下 面将描述根据示例性实施例的纠错编码装置的布置细节。除非另外指 出，否则在以下说明中，长度表示位长。
布置了r个的多项式乘法单元ll在布置上彼此相同，并且如图3所 示，每个多项式乘法单元ll包括至多m-r个多项式乘法电路21、比多项 式乘法电路21少一个的异或电路22以及开关23。布置了m-r个的多项式 乘法电路21通过异或电路22而彼此串联。开关23是单输入、m-r个输出 的开关，并向第一多项式乘法电路2K即图3左端的多项式乘法电路21 或向m-r-l个异或电路22中的任何一个提供输入信息位序列。来自最后 的多项式乘法电路21、即图3右端的多项式乘法电路21的输出被作为多 项式乘法单元ll的输出而提供给后一级处的多项式除法和乘法单元 12。
多项式乘法单元ll接收如等式(2)所表示的长度为K的信息位之 中的n(m-r)位作为输入，并输出长度为n的位序列。所述输出的位序列 被提供给后一级处的多项式除法和乘法单元12。长度为n(m-r)的位序列 被分成片段，其中，每个片段包括n位，该片段被开关23分配到m-r个多 项式乘法电路21。例如，第一至第n位被顺次提供给第一多项式乘法电路21、即所示的左端的多项式乘法电路21，且第n+l至第2n位经由异或 电路22被顺次提供给第二多项式乘法电路21、即所示的从左端开始算 起的第二多项式乘法电路21。相似地，第jn+l至第(j+l)n位经由第j个异 或电路22而被顺次提供给第j+l多项式乘法电路21，其中j是在2《j《 m-r-l范围内的整数。
每个多项式乘法单元11中的多项式乘法电路21在布置上彼此相 同。如图4所示，多项式乘法电路21包括被用作寄存器的n个触发器31 (其中n是正整数)、至多n个异或电路32、分别与异或电路32相关联 以便将提供给多项式乘法电路21的位序列提供给其的连接元件33、以 及开关34。连接元件33根据校验矩阵来确定具有连接还是未连接状态。 异或电路32设置在触发器31的各个输入侧。通过异或电路32，与各个 异或电路32相关联的n个触发器31彼此串联。开关34连接到处于末级的 触发器31的输出。开关34用来有选择性地将来自处于末级的触发器31 的输出作为多项式乘法电路21的输出提供到外部，或者用于通过处于 第一级的异或电路32将来自处于末级的触发器31的输出返回到第一触 发器31、即图4左端的触发器31。
因此，多项式乘法电路21具有n位输入、n位输出的配置。当来自 末级处的触发器31的输出被开关34提供给第一级处的触发器31时，多 项式乘法电路21被顺次提供有n位的输入位序列。当已将所有位提供给 多项式乘法电路21时，多项式乘法电路21操纵开关34以连续地输出n个 触发器31 (即寄存器)的数据。如图4所示，n个连接元件33分别对应 于n位的预定位序列ho,ln,...，hw，并根据相应位是"1"还是"0"而被 设置为连接状态或未连接状态。所述连接状态是其中通过连接元件33 将到多项式乘法电路21的输入位序列提供给异或电路32的状态。所述 未连接状态是其中不将到多项式乘法电路21的输入位序列提供给异或 电路32的状态。如果j是在0《j《n-l范围内的整数，则当hj是l时，标记 为"hj"的连接元件处于连接状态，当hj是0时，标记为"h/'的连接元 件处于未连接状态。以这种方式，多项式乘法电路21利用具有由n位的
13位序列ho,hi，...,hw表示的系数的多项式来执行多项式乘法Q稍后将描述 位序列ho，hh…,h^的选择方法的示例。
为了将串联连接的r个多项除法和乘法单元12彼此区别开，将这些 多项除法和乘法单元用至"[r]"表示。如图2所示，输入侧即多 项式乘法单元ll侧的多项式除法和乘法单元被表示为多项式除法和乘
法单元[r]，且设置在多项式除法和乘法单元[r]的输出处的多项式除法 和乘法单元被表示为多项式除法和乘法单元[r-l]。相似地，图2右端的 多项式除法和乘法单元被表示为多项式除法和乘法单元[l]。
如果i是在l《i《r范围内的整数，则如图5所示，多项式除法和乘 法单元12之中的多项式除法和乘法单元[i]包括至多一个多项式除法电 路41和至多i-l个多项式乘法电路42。多项式乘法电路42可以与图4所示 的多项式乘法电路相同。稍后将描述多项式除法电路41。
串联设置的r个多项式除法和乘法单元12根据它们在串联阵列中 的位置而包括不同数目的多项式乘法电路。因此，每个多项式除法和 乘法单元由其的多项式乘法电路的数目来识别。在图2所示的编码装置 中，多项式除法和乘法单元[r]包括r-l或更少个多项式乘法电路42，且 多项式除法和乘法单元[r-l]包括r-2或更少个多项式乘法电路42。如上 所述，多项式除法和乘法单元[i]包括i-l或更少个多项式乘法单元42。 如果将零多项式的乘法考虑在内，则由于不需要提供用于与零多项式 相乘的乘法电路，所以多项式除法和乘法单元[i]包括i-l个多项式乘法 电路42。下面将描述多项式除法和乘法单元[i]。
除了至多一个多项式除法电路41和至多i-l个多项式乘法电路42之 外，多项式除法和乘法单元[i]还包括两个与多项式除法电路41相关联 的异或电路43和与各个多项式乘法电路42相关联的异或电路43、选择 器(SEL) 44、用于从开关13 (参见图2)向其提供信息位序列的端子 45、用于从前一级的多项式除法和乘法单元[i+l]向其并行地提供位序列的i个端子46、用于向开关14 (参见图2)提供位序列的端子47、以及 用于将位序列并行地输出到后一级的多项式除法和乘法单元[i-l]的i-l 个端子48。在i个端子46中，前i-l个端子通过异或电路43而连接到各个 多项式乘法电路42。多项式乘法电路42的输出端子连接到各个端子48。 这些异或电路43被提供有来自选择器44的公共输出。
选择器44的输出也连接到端子47。在端子46中，剩余的一个端子 46连接到剩余的两个异或电路43。这些异或电路43之一被提供有来自 端子45的位序列，并且连接到多项式除法电路41的输入。其它异或电 路43被提供有来自多项式除法电路41的输出位序列，并连接到选择器 44的输入端子之一。选择器44的其它输入端子连接到端子45。
当i-r时，即在多项式除法和乘法单元[r]中，r个端子46连接到r个 多项式乘法单元U的各个输出端子。当i-l时，即在多项式除法和乘法 单元[1]中，省去多项式乘法电路42和端子48。
如上所述的多项式除法和乘法单元[i]通过端子45而被提供有等式 (2)所表示的具有长度K的信息位之中的ki位，还通过端子46而被提供 有来自前一级的多项式除法和乘法单元[i+l]的rvi位之中的i位的并行 组。当i-r时，端子46被提供有来自r个多项式乘法单元的输出的各个位。 多项式除法和乘法单元[i]从端子47输出长度为n的位序列作为编码位 序列的一部分，还通过端子48并行地输出来自i-l个多项式乘法电路的 长度为n的位序列的总共n(i-l)位。多项式除法电路41接收通过对顺次地 从端子45提供的ki位和顺次地从端子46提供的n位的前ki位进行异或运 算而生成的输入，并在多项式除法电路41已接收到该输入之后顺次输 出n-ki位。将来自多项式除法电路41的n-ki位的输出和顺次地从端子46 提供的n位的后n-ki位被异或运算成通过选择器44而被提供给多项式乘 法电路42的输入的输出。选择器44接收通过顺次地从端子45提供的ki 位表示的第一输入和通过将来自多项式除法电路的输出和顺次地从端 子46提供的n位的后n-ki位进行异或运算而生成的第二输入，该选择器
1544选择性地切换第一和第二输入，并顺次输出总共n位。从选择器44送 出的n位通过端子47而被作为rrm位的编码位序列之中的n位送出。多项 式乘法电路42接收通过对来自选择器44的输出和顺次地提供给端子46 的n位进行异或运算而生成的输入，并通过端子48来顺次送出n位的乘 法结果。
如上所述，假设i是在l《i《r范围内的整数，且下面将参照图6来 描述多项式除法和乘法单元[i]中的多项式除法电路41。
多项式除法电路41包括n-ki个触发器51 (其中ki是在0《ki《n范围 内的整数)、至多n-ki个异或电路52、 n-ki+l个连接元件53、以及开关 54、 55。所述n-ki+l个连接元件53分别对应于具有预定长度为n-ki+l位 的位序列gO，gb...,gn.ki中的位，并根据相应位的值而被设置为连接状态 和未连接状态。具体地说，如果j是在0《j《n-ki范围内的整数，则第j+l 连接元件53、即图中标记为"gi"的连接元件在位gi是l时处于连接状态， 并在gi是O时处于未连接状态。所述n-ki个触发器51通过每个插在相邻触 发器51之间的异或电路52而彼此串联。所述开关54用来选择性地将来 自末级处的触发器51的输出作为多项式除法电路41的输出而提供给外 部，或者将来自末级处的触发器51的输出提供给剩余的一个异或电路 52，即最后的异或电路52。
最后的异或电路52被提供有位序列，其中，所述位序列是被提供 给多项式除法电路41的位序列，而且最后的异或电路52的输出通过开 关55而被提供给第n-ki+l连接元件53，即对应于位gn-ki的连接元件。第 一触发器51、即图6右端的触发器51通过对应于位go的连接元件53而被 提供有来自对应于位gn.ki的连接元件53的输出。在其余的触发器51中， 布置在该触发器51输入部分中的异或电路52通过对应于位g,，…,gn.kw 的各个连接元件而被提供有来自对应于位gn.ki的连接元件53的输出。
这样的多项式除法电路41在开关54被设置在最后的异或电路52侧
16时接收ki位的顺次输入，在其接收到该顺次输入之后切换开关54，并顺次
输出存储在n-ki个触发器中的总共n-ki位。换言之，多项式除法电路41对kj 位的输入位序列和具有由11-]^+1位的位序列§(^1,..^1^的位表示的系数的
多项式执行多项式除法。稍后将描述位序列go,gh...,gn.ki的选择方法的示例。
下面将描述对应于图2所示纠错编码装置的校验矩阵。所述校验矩阵
由等式(4)来表示
〃=
"1,2"1,3 ■"I'm-r&巧,3
#2,1〃2,2"2,3 ''…"2,/H-r尸2,r .&
#3,1〃3'2"3,3… "3,w-rF3'r -
"。2A'3…
乂
(4)
根据等式(4)的校验矩阵是rxm块矩阵并具有以下组分，其中，每 个所述组分都包括nxn循环矩阵。等式(4)的右下侧三角形部分、即等 式中的粗体"0"所指示的部分包括为零矩阵的nxn循环矩阵。如以下等 式(5)所示，nxn循环矩阵具有与将第一行向量右移一位相等的第二行向 量，和与将第一行向量向右移k-l位相等的第k列向量，其中，k是在2 《k《n范围内的整数。
a"-2 Vi
a"-3
(5)
等式(5)的nxn循环矩阵的第一行向量可以表示为如等式(6)所示 的n-l阶或更少阶的多项式。
ao+aix+a2^+…+arMX"一1
(6)
假设i是在l《i《r范围内的整数，j是在l《j《m-r范围内的整数，v 是在2《v《r范围内的整数，且u是l《u《t-l范围内的整数。等式(4)
17中的H,j的第一行向量表示为由W，x)所指示的n-l阶或更少阶的多项 式，等式(4)中的Fw的第一行向量表示为由一'"(x)所指示的n-l阶或更 少阶的多项式，且等式(4)中的Gi的第一行向量表示为由gW(x)所指示 的(n-l)阶或更少阶的多项式。
如上所述，如图4所示构造多项式乘法单元11中的多项式乘法电路 21和多项式除法和乘法单元12中的多项式乘法电路42。在这些多项式 乘法电路中，用于确定连接元件33是处于连接状态还是处于未连接状 态的n位的位序列ho,hb…，h^由上述多项式h^(x)、产，"(x)的选择来确 定。用于确定多项式除法和乘法单元12中的多项式除法电路41的连接 的11-1^+1位的位序列8(^1,...《1^的选择由多项式^)(力的选择来确定。下 面将说明多项式h(i'J)(x)、户，v)(x)、 g(i)(x)的选择示例。
假设整数q是2的幂，即q-28,其中s是正整数，且整数n是n，-l。 然后，根据关于具有q个元素的有限域GF(q)的素元ct和满足lS^r的整数 i的等式(7)来确定gW(x)。
g(ow=n(") (7) 一
其中Bi表示0到q-2范围内的整数的子集。当展开根据等式(7)的 多项式时，Bi的系数是O或l。因此，gW(x)是通过将所确定的GF(q)的元 素的素域(GF(2))上的最小多项式乘以Bi而得到的多项式。子集 Bl,B2,…,Br应满足以下关系(等式(8)):
B(B;e…GBr (8)
这意味着当i和j是满足范围lSiSr、 132的整数时，如果i〈j， gG)(x) 可被gW(x)除尽。
多项式h"力(x)被建立为xM的模数与g(i)(x)的倍数多项式(multiplepolynomial)。换言之，n-l阶或更少阶的多项式h"气x)被建立为满足等 式(9)的条件。
h(iJ)(x) ^ 一(x) g(i)(x) mod (xn-1) (9)
其中i是在Ki公范围内的整数，j是l^^m-r范围内的整数，ix|/(i，j)(x) 是n-l阶或更少阶的多项式，其中的项的系数是0或1。与多项式^'D(x)
的情况一样，上述多项式产，"(x)被建立为xn-l的模数与gW(x)的倍数多项 式。换言之，n-l阶或更少阶的多项式产，"(x)被建立为满足等式(10)
的条件。
产'v)(x) s g(u)(x) mod (xn-1) (10)
其中v是在2^^r范围内的整数，u是l^^v-l范围内的整数，且 ^u'力(x)是n-l阶或更少阶的多项式，其中的项的系数是0或1。
下面将描述多项式乘法单元11中的多项式乘法电路21的连接。参 照示出了多项式乘法电路的图4，连接元件33根据n位的预定位序列
ho,hi,...，hw而被设置为连接状态或未连接状态。具体地说，如果j是在
0^^n-l范围内的整数，则当hj为l时，标记为"h/'的连接元件处于连 接状态，当hj为0时，标记为"h/'的连接元件处于未连接状态。如下选 择用于确定此类连接的n位的位序列
由于如图2所示根据本示例性实施例的编码装置包括r个多项式乘 法单元ll，所以将r个多项式乘法单元ll从图中的上部开始编号为l， 2, ...， r。此外，由于如图3所示，每个多项式乘法单元ll包括至多m-r 个多项式乘法电路21，所以将这些多项式乘法电路从左侧开始编号为 1,2, ...,m-r。如果假设i是在l《i《r范围内的整数，j是在l《j《m-r范围 内的整数，且k是在0《k《n-l范围内的整数，则当通过h(/i，》，h/W,...， hn.,"来表示指示第i多项式乘法单元的第j多项式乘法电路的连接的n
19位的位序列时，将hk⑩用作等式(9)中的v(/('，"(x)中的项xk的系数。用 这种设置，使用根据等式(9)的多项式—W(x)，可以设置图2所示的编 码装置的多项式乘法单元ll中的所有多项式乘法电路的系数。
下面将描述多项式除法和乘法单元12的多项式除法电路41和多项 式乘法电路42中的连接元件的状态。
图6示出了多项式除法电路41的布置。在图6中，如上所述，连接 元件53处于连接状态还是处于未连接状态由n-ki+l位的预定位序列来 确定。如果假设i是在l《i《n范围内的整数且j是在l《j《n-ki范围内的 整数，则当gj是l时，标记为"gj"的部分中的连接元件处于连接状态， 且当gj是0时，标记为"g/'的部分中的连接元件处于未连接状态。当指 示多项式除法和乘法单元[i]中的多项式除法电路中的连接元件的状态
的n-ki+l位的位序列通过g()W, glW, ...， gn.k"表示时，将g产用作多项式
(jW(x)中的项xJ的系数，所述多顶式(jW(x)是基于等式(11)从等式(8) 的多项式gW(x)确定的。
用这种设置，使用根据等式(8)的多项式gW(x)，可以设置图2所 示的编码装置的多项式乘法单元12中出现的多项值除法电路41的系 数。
如图6所示，多项式除法电路41的输出对应于当用到多项式除法电 路41的输入位序列的来表示其系数的多项式除以根据等式(11)的多
项式aW(X)时得到的余数。因此，如果gW(X)二l，即如果CjW(X)二Xn-l，
则多项式除法电路41将输入位序列原样输出。
如果假设v是在l《v《r范围内的整数且u是在l《u《v-l范围内的
20整数，则第V多项式除法和乘法单元12中从上部(参见图5)开始的第U
多项式乘法电路42中的每个连接元件以与多项式乘法单元11中的多项 式乘法电路21相同的方式，根据等式(10)的一u，"(x)的每个项的系数 而被设置为连接状态或未连接状态。
用于确定多项式除法电路41中的连接元件53的状态的根据等式 (11)的多项式oW(x)的次数与n-ki—致，且根据等式(4)的矩阵H的 秩R由根据等式(7)到(11)的以下等式(12)给出
<formula>formula see original document page 21</formula>(12)
因此，其中根据等式(4)的矩阵H充当校验矩阵的编码方案中的 冗余位的数目由等式(12)中所示的R指示，且信息位的数目与等式(3) 中所示的K一致。等于信息位的数目和冗余位的数目的总和的一个块的 位长是n.m。
图7示出了由根据本示例性实施例的纠错编码装置编码的长度为 n-m位的码位序列的帧格式的示例。根据等式(3)的码位序列中的K位 与提供给编码装置的信息位序列完全一致。因此，根据本示例性实施 例的编码方案是系统编码方案。
下面将描述根据本示例性实施例的纠错编码装置的运算。
图l所示的纠错编码装置被顺次提供有根据等式(3)的长度为K 位的信息位序列，所述信息位序列已被分割成用于纠错编码的块。切 换开关13以便将长度为K的信息位之中从第一位至第n(m-r)位的范围内 的n(m-r)位提供给彼此并行地布置的全部r个多项式乘法单元ll。这时， 开关14被设置在用于将输入的n(m-r)位作为编码装置的输出而直接输 出的位置。当第n(m-r)位已被输入编码装置时，切换开关13以便将随后的b位输入到第一级处的多项式除法和乘法单元[r]。
多项式除法和乘法单元[r]被提供有上述k/立信息位和来自r个多项 式乘法单元U的输出的总共rrr位，并输出将被提供给下一级多项式除 法和乘法单元[r-l]的n(r-l)位和作为编码装置的输出的n位。开关14随后 被连接到多项式除法和乘法单元[r]的输出端子，并输出该n位。如果假 设i是在2《i《v-l范围内的整数，则开关13被相似地切换以便向多项式 除法和乘法单元[i]提供ki位的信息位序列。多项式除法和乘法单元[i]处 理所述ki位的信息位和从多项式除法和乘法单元[i+l]提供的rri位，并 生成作为编码装置的输出的n位和将被提供给下一级多项式除法和乘 法单元[i-l]的n(i-l)位。如果根据本示例性实施例K位的信息位序列被连 续地提供给纠错编码装置，则由于每个多项式除法和乘法单元12需要 用于其处理运算的n个单位时间，所以在输入了ki位的信息位序列之后 直到多项式除法和乘法单元[i]的处理运算结束并完成其输出的时间段 期间，需要延迟信息位序列(kw位)的输入，其中所述信息位序列输 入到接下来将被运算的多项式除法和乘法单元[i-l]。
最后，开关13被切换以便将、位的信息位序列和来自多项式除法 和乘法单元[2]的n位的输出输入到多项式除法和乘法单元[1]。结果是， 多项式除法和乘法单元[l]输出n位。此n位的输出通过开关14从编码装 置送出。关于上文已举例说明的多项式除法电路的连接，当gW(x)二l 时，则1^ = 0位，并省略如上所述的多项式除法和乘法单元[i]中的多项 式除法。
下面将描述多项式乘法单元ll的运算细节。如上所述，每个多项 式乘法单元ll被顺次提供有信息位序列的从第一位至第n(m-r)位的范
围内的ri(m-r)位。这些n(m-r)位被分割成n位的集合，如图3所示，将该 集合分配到多项式乘法单元ll中的m-r个多项式乘法电路21。第一位至 第n位被顺次提供给第一多项式乘法电路，即图3左端的多项式乘法电 路。当已输入第n位时，切换开关23以便通过异或电路22将第n+l位至
22第2n位提供给第二多项式乘法电路，即从图3左端算起的第二多项式乘 法电路。换言之，将第ii+l位至第2n位中的每一个和来自第一多项式乘 法电路的每个输出位异或运算成被顺次地提供给第二多项式乘法电路 的输出。相似地，如果假设j是在2《j《m-r-l范围内的整数，则第jn+l 位至第(j+l)n位通过异或电路22被提供给第j+l多项式乘法电路，因此， 将第jn+l位至第(j+l)n位中的每一个和来自第j多项式乘法电路的每个 输出位异或运算成被顺次地输出到第j+l多项式乘法电路的输出。来自 末级处的多项式乘法电路、即来自第m-r多项式乘法电路的n位的输出是 来自图3所示的多项式乘法单元11的输出。
下面将参照图4来描述多项式乘法电路的运算。被用作寄存器的触 发器31中的数据被初始化为零，并且n位的位序列被每次一个地顺次输 入到多项式乘法电路。在此期间，开关34被设置在反馈环路侧，即不 是输出侧的一侧。当已输入了全部的n位时，切换开关34以便连续地输 出存储在触发器31中的数据。
下面将参照图5来描述多项式除法和乘法单元12的运算。如上所 述，每个多项式除法和乘法单元12包括至多一个多项式除法电路41和 至多r-l个多项式乘法电路42。每个多项式除法和乘法单元12通过其中 包括的多项式乘法电路42的数目来区别。然而，多项式除法和乘法单 元12在基本运算上彼此相同。当结束上述多项式乘法单元ll的处理运 算时，根据本示例性实施例的编码装置已被提供有根据等式(3)的K 位的信息位序列之中的n(m-r)位。
多项式除法和乘法单元[r]通过端子45而被顺次提供有信息位序列 的第n(m-r)+l位至第n(m-r)+kr位。同时，多项式除法和乘法单元[r]也通 过端子46而被顺次提供有来自各个r个多项式乘法单元ll的n位的位序 列。在通过端子45来提供kr位的信息位序列的同时，将来自端子45的信 息位序列和从第r端子46、即下端处的端子输入的位序列异或运算成将 被提供给多项式除法电路41的输出。这时，选择器44被设置在用于选
23择来自端子45的输入的位置。来自端子45的输入直接从输出端子47被 送出。来自选择器44的输出从输出端子47被送出，还被提供给r-l个异 或电路43。除了从端子46到多项式除法电路41的输入之外，来自第一 到第r-l端子46的输入通过异或电路43来提供，所述异或电路43还被提 供有从选择器到r-l个多项式乘法电路42的输出。
当已通过端子45输入第n(m-r)+k/(立时，设置选择器44,使得其选 择通过将来自多项式除法电路41的输出和从第r端子46输入的数据进行 异或运算而生成的输出。这时，多项式除法电路41输出n-kr位。来自选 择器44的输出通过输出端子47而被送出作为来自编码装置的输出，即 作为冗余位序列，该输出还与来自r-l个端子46的输入进行异或运算。 异或运算的结果被提供给多项式乘法电路42。
在从端子47送出的ii位中，前kr位直接表示从端子45输入的信息位 序列，并且后n-、位充当冗余位。信息位序列的从第n(m-r)+l位至第 n(m-r)+、位范围内的、位和从端子46输入的位序列的前、位的处理需要 、个单位时间。然后，来自多项式除法电路的输出n-、位和从端子46输 入的位序列的后n-b位的处理需要n-kr个单位时间。因此，多项式除法 和乘法单元[r]需要用于其处理运算的n个单位时间。存储在r-l个多项式 乘法电路42中的触发器(即寄存器)31中的数据被从端子48送出并被 提供给下一级处的多项式除法和乘法单元[r-l]。
相似地，如果假设i是在2《i《r-l范围内的整数，则多项式除法和 乘法单元[i]根据从端子45输入的ki位和通过端子46而从前一级的多项 式除法和乘法单元[i+l]输入的ivi位而生成编码装置的输出，并通过端 子47来送出所生成的输出，而且还生成作为到下一级处的多项式除法 和乘法单元[i-l]的输入的数据。所生成的数据在下一级处的多项式除法 和乘法单元[i-l]的运算期间被从多项式除法和乘法单元[i]的端子48送 出。在从端子47送出的n位中，前ki位直接表示从端子45输入的信息位 序列，而且后n-ki位充当冗余位。
24最后，信息位之中从第K-ko+l位至第K位范围内的ko位被输入到多 项式除法和乘法单元[l]。多项式除法和乘法单元[l]包括至多一个多项
式除法单元41，其被提供有通过将通过端子46从多项式除法和乘法单 元[2]输入的n位的前ko位和通过端子45而输入的ko位进行异或运算而生 成的输入。在通过端子47而送出的n位中，前ko位直接表示通过端子45 而输入的位序列，且后n-ko位通过将来自多项式除法电路41的n-ko位的 输出和通过端子46输入的n位的后n-k()位进行异或运算而生成。
下面将参照图6来描述多项式除法电路41的运算。为了简明起见， 下面将描述多项式除法和乘法单元[r]中的多项式除法电路。然而，其 它多项式除法和乘法单元中的多项式除法电路在基本运算方面也是相 同的。
在多项式除法电路41中，n-k/h触发器(即寄存器)51中的数据被 初始化为零，开关54被设置在反馈环路侧，即不是输出侧的一侧，且 开关被闭合。当位序列的K位被顺次提供给多项式除法电路41时，由触 发器51构成的移位寄存器中的数据被连续更新。当已输入了kr位时，开 关55被断开且开关54被切换到输出侧，从触发器51连续地输出数据。
如上所述，当根据本示例性实施例的纠错编码装置被给定长度为K 位的信息位序列时，其中K是正整数，所述位序列被分割成块，纠错编 码装置将信息位序列进一步分割成每个长度为n的m-r个块和各自长度 分别为&, k2，k3,…，b的r个块。纠错编码装置使用根据等式(4)的校 验矩阵来根据图7所示的帧格式而送出长度为nvn的码位序列，其中所 述校验矩阵对应于低密度奇偶校验码。这里，m， n表示2或更大的整数， r是在l《r《m范围内的整数，k2, k3,…，kr分别表示在l《ki, k2, k3，…， b《n范围内的整数。
总共有最多r(m-r)个多项式乘法电路21包括在r个多项式乘法单元
2511中。所述最多r(m-r)个多项式乘法电路21被提供有通过以上述方式来 分割长度为K位的输入信息位序列而生成的位序列的m-r个每个长度为 n的块，并送出每个长度为n的各个序列。所述r个多项式除法和乘法单 元12包括总共最多r个多项式除法电路41和总共最多r(r-l)个多项式乘 法电路42。使用这些多项式除法电路41和多项式乘法电路42， r个多项 式除法和乘法单元12被提供有通过如上所述地分割长度为K位的输入 信息位序列而生成的长度为、，k2， k3, ^的块，还被提供有多项式乘 法单元ll的输出数据，并送出各自的长度为n-h, n-k2, n-k3, ...， n-kr的冗 余位序列。
为了确定最多r个多项式除法电路41的每一个中的连接元件53 (参 见图6)是处于连接状态还是未连接状态，根据本示例性实施例的编码 装置采用与有限域的元素的素域上的最小多项式相关的一系列多项式 作为最大r个多项式。根据本示例性实施例的编码装置还选择用于确定 多项式除法和乘法单元12中的多项式乘法电路42中的连接元件的状态 的多项式，使得产生的多项式与对应于多项式除法电路41的多项式来 配置的矩阵将是稀疏矩阵。在这样采用和选择多项式的情况下，增大 了编码增益以用于高效的处理运算。
下面将描述设置满足等式(7)和(8)的多项式g^(x),g②(x)，…, g，x)的更具体方法作为本发明的进一步的具体示例。
假设整数q是2的幂，即cp25，其中s是正整数，且上述整数n是n-q-l。 根据关于包括q个元素的有限域GF(q)的素元ct和满足O^L^s-l的整数L 的等式(13)来确定多项式giXx)。
<formula>formula see original document page 26</formula>(13)其中W(k)表示通过二进制扩展来处理l^^q-2范围内的整数k时系 数的总和，其为整数。gQ(X)=l。当展开根据等式(13)的多项式时， 其系数是0或1。使用等式(13)的多项式gt(x)，根据等式(14)来选 择g(i)(x)。
假设g(D(x"g(2)(x)二l。如果假设i和j是在lS2、 1^j^r范围内的整 数，则由于如果K)， gW(x)可以被gW(x)除尽，所以根据等式(13) 、 (14) 建立的多项式g(D(x)，g(2)(x),…，gW(x)满足等式(7) 、 (8)的要求。
如果假设i是在1^2范围内的整数且j是在l^^n-r范围内的整数， 则如等式(9)所示，选择多项式h⑨(x)作为gW(x)的倍数多项式。如果 假设v是在2^^r范围内的整数且u是在l5uSv-l范围内的整数，则如等式 (IO)所示，与多项式h⑧(x)的情况一样，选择多项式^'力(x)作为g^(x) 的倍数多项式。虽然可以灵活地选择多项式h^乂x)、 f<i，j)(X)，但可以这 样选择它们，使得由多项式h""(x)、 一J、x)和根据等式(14)的多项式 gW(x)而确定的根据等式(4)的校验矩阵H与通过变换其块由稀疏循环 矩阵来表示的块矩阵H，的基础行而生成的矩阵一致。结果，由根据本 示例性实施例的编码方案所编码的位序列是低密度奇偶校验码，并且 例如可以通过诸如和-积解码过程的重复解码方案解码。
下面将描述特定数值示例。将以上提及的整数s、 q设置为s二3、 q =8，且a表示具有本原多项式xS+x+l的有限域GF(8)的素元。在这种情 况下，n=7，且假设111=9， r=3。根据等式(13) 、 (14) ， gw(x)= g(2)(X) = 1 ， g("(x)与本原多项式一致，因此g("(x) = x3+x+1 。根据等式(9)， 可以如下选择用于确定^，"(x)的v⑨(x)，其中i是在凶S3范围内的整数 且j是在1^^6范围内的整数
(14)
27甲(")(;c)-0， 》Fa2)(;c) = l, T(1'3)(jc) = ;c4, P0'4)(;c) = jc5, F(1'5)(;c) = ;c5,甲("。(jc)"，
甲(2'V)二1，甲(2'2)0)"4, —'"(a:)"5,甲(2'4)(jc)-jc5, T(2,5)0) = jc,甲(2'6)(>) = 1,
T(3'"(;c) = 0,甲(3'2)(;c)-;c6，甲(3'3)(jc)二:c3,甲(3'4)(" = jc2, W(3'5)(;c) = ;c5, T(3'6)= ;c5
(15)
根据等式(10)，将用于确定f^v)(X)的一u'v)(X)选择为^'3)(X)^1、
-(2'3)(X) = X5、以及邦，"(x)^x5。因此确定了根据本示例性实施例的编
码装置中的各个连接元件的所有状态。还确定了根据等式(4)的校验
矩阵H，其与通过变换根据以下等式(16)的矩阵H'的基础行而生成的
矩阵一致
广
4
4 "^1 、'1 乙
'1 '2 "12
'2 々
'5 -4
〖2 々
2 '4 0
2 "14 0
人
3乂
(16)
其中粗体"0"表示7x7全零矩阵。如果假设k是在0^^6范围内的 整数，Ik表示循环置换矩阵，其中只有ak是l，且所有其它元素是0。通 过应用诸如对应于检验矩阵H'的和-积解码过程的重复解码过程，可以 有效且高精确地解码由根据本示例性实施例的编码装置所纠错编码的 位序列。
最后，下面将通过数值示例来描述通过分别在传送侧和接收侧安 装的根据本示例性实施例的编码装置和用于执行基于编码装置而设计 的诸如和-积解码处理的重复解码处理的装置而获得的优点。以上提及 的整数s、 q设置为s-6、 q = 64，且a表示具有本原多项式x、x+l的有限 域GF(64)的素元。在这种情况下，n = 63，且假设m二65， r=8。根据 等式(13) 、 (14) ， g(1)(x) = g(2)(x)=l, g(3)(x)和g(4)(x)与本原多项式 一致'因此，gCT(X) = gw(x) = X6+x+l。根据等式(13) 、 (14) ， g(5)(X)、 g(6)(x)、 g。(x)、 gW(x)与等式(17)所示的多项式g2(X)—致。
g2(义)=0c6 + jc + l)(x6 + ;c4 + jc2 + jc+l)Oc6 + :c5 + ;c2 + ;c + I)(jc3 + ;c2 +1) (17)
28与上述特定示例的情况一样，可以这样选择多项式i)/W(x)、 ~u'v)(x)，使得根据等式(4)的校验矩阵与通过变换其组分包括零矩阵 和循环置换矩阵的块矩阵H'的基础行而生成的矩阵一致。这时，由于n =63且111 = 65,所以码长为4095位，且由于k二k2二0， k3 = k4=6， k5 =k6 = k7 = k8 = 21，所以根据等式(3)，信息位的数目是3687。通过 以上选择，可以构造码长为4095位且信息位长为3687位的编码装置， 以用于基于诸如和-积解码处理的重复解码处理来高精确地且有效地解 码位序列。
为了在加性高斯白噪声环境中使用由二相相移键控(BPSK)调制 方案调制的信号来执行通信，可以通过应用具有4095位的码长和3687 信息位的上述代码来实现在解码之后位误差概率为0.lQ/。时3.5dB或更 高的编码增益。这时，带增比率(band increasing ratio)约为11%。
在本特定示例中，如上所述，对应于根据等式(4)的矩阵的行块 的数目的参数r设置为8。通过改变参数r，可以改变编码比率和带增比 率，而不需要对编码装置进行很大的修改。例如，可以只有参数r被从8 重新设置为4，而诸如多项式的选择的其它设置保持不变。这时，块矩 阵H是4行块和65列块，每个行块与r二8时的块矩阵H的第一至第四行块 一致。相似地，通过变换块矩阵H的基础行而生成的稀疏块矩阵H'的每 个行块与r二8的情况的稀疏块矩阵的第一至第四行块一致。可以通过分 离用于r二8的编码装置中的多项式乘法电路和多项式除法电路的一部 分来实现用于r二4的编码装置。通过将八个并联多项式乘法单元的较低 四个分离，并且进一步通过相对于多项式除法和乘法单元[i]来分离连 接到较低四个多项式乘法单元的多项式除法电路和多项式乘法电路而 提供的电路与用于r^4的编码装置的布置一致，其中，在图2中，i=8、 7、 6、 5。在这种情况下，码长是4095位且信息位长是3885位，带增比 率约为6.2%。在上述通信环境中，可以实现在解码之后的位误差概率 为0.1X时的2.5dB或更高的编码增益。
29下面将描述根据本发明的另一示例性实施例的纠错编码装置。 在上述示例性实施例中，图3所示的多项式乘法单元11包括通过异
或电路22而彼此串联的m-r个多项式乘法电路21，其中m是正整数且r是 在l^^m范围内的整数。所述彼此串联的m-r个多项式乘法电路可以通 过对到多项式乘法单元的输入数据执行串行-并行转换而布置成并联结 构。来自布置成并联结构的m-r个多项式乘法电路的输出被异或运算成 来自多项式乘法单元的输出。所述并联结构的优点在于由于布置成并 联结构的多项式乘法单元共享触发器，所以减少了多项式乘法单元中 的触发器的数目。
图8示出了包括布置成并联结构的m-r个多项式乘法电路的此类多 项式乘法单元。为了简明起见，假设m-r表示为N。该多项式乘法单元 包括用作寄存器的n个触发器61，其中n是正整数；至多n个N+l-输入 异或电路62;分组成N个连接元件的集合的连接元件63，所述N个连接 元件与各个异或电路62相关联并具有根据校验矩阵来确定的连接状态 和未连接状态；开关64;以及串行-并行(S—P)转换器65，其用于将 串联输入位序列转换成N (=m-r)并行位。异或电路62被布置为用于各 个触发器61并连接到触发器的输入。与各个异或电路62相关联的n个触 发器61通过异或电路62而彼此串联。开关34连接到末级处的触发器61 的输出。开关34用来选择性地将来自末级处的触发器61的输出作为多 项式乘法单元的输出而提供给外部，或者通过第一级处的异或电路62 将来自末级处的触发器61的输出返回第一触发器61,即图8左端的触发 器61。
分组成与各个异或电路62相关联的N个连接元件的集合的连接元 件63用来确定来自串行-并行转换器65的N个输出是否将被提供给相应 的异或电路62。如果假设i是在l^^i范围内的整数，则根据位序列11;+1(1), hi+1(2)，…，hi+"的相应位是"1"还是"0"来确定来自串行-并行转换器
3065的N个输出是否将被提供给从右侧算起的第i个异或电路62。
来自图8所示的多项式乘法单元的输出与通过将来自N (=m-r)个 多项式乘法电路的输出进行异或运算而生成的输出一致。虽然图3所示 的多项式乘法单元采用n(m-r)个触发器，但图8所示的多项式乘法单元 采用n个触发器。因此，如图8所示，并行结构可以有效地减少触发器 的数目。
在图8所示的电路中，到设置在触发器之间的异或电路62的扇入的 数目大于到图4所示的多项式乘法电路中的异或电路32的扇入的数目。 如果图8所示的电路中的异或电路的扇入的最大数目超过可容许范围， 则可以通过将多项式乘法电路布置成并行和串行连接来将扇入的数目 保持在可容许范围内。这样布置的多项式乘法单元等效于图3所示的多 项式乘法单元，其中添加了图8所示的电路来代替每个多项式乘法电路 21。
下面将描述根据以上示例性实施例的纠错编码装置的应用。图9示 出了采用根据本发明的编码装置的数据通信系统的布置示例。该数据 通信系统包括数据传送设备81和用于通过通信路径80来接收从数据传 送设备81传送的数据的数据接收设备85。数据传送设备81包括提供有 待传送的数据的根据本发明的编码装置82、用于对从编码装置82送出 的位序列执行帧同步的同步控制和数据转换装置83、以及用于调制从 同步控制和数据转换装置83送出的数据并将所调制的数据发送到通信 路径80的调制器84。数据接收设备82包括用于解调从通信路线50接收 到的信息的解调器86、用于将从解调器86送出的数据转换成将被输入 到解码装置的数据，并用于处理该数据以帧同步的同步控制和数据转 换装置87、以及用于执行诸如和-积解码处理的重复解码处理的解码装 置88。
可以通过将来自调制器84的输出记录在记录介质中而不是将输出
31发送到通信路径80、并将从记录介质而不是从通信路径80读取的信息
提供给解调器86来将图9所示的布置修改为数据存储设备。
如上所述，根据本发明的纠错编码装置能够通过选择参数m、 r、 n 和多项式来满足关于码长、信息位长、以及编码比率(带增比率)的 广泛需求。
由于根据本发明的纠错编码装置包括多项式乘法电路和多项式除 法电路的简单组合，所以其能够实现简单布置并能够降低编码数据所 需的计算量，而且还能够减小装置的规模。该纠错编码装置还能够通 过选择多项式乘法电路和多项式除法电路中的连接，基于重复编码而 实现大的编码增益。本发明因此能够有益于通信系统的可靠性的增加 和所需电功率的降低。
工业实用性
本发明可以用作满足卫星或移动通信系统中对功率降低和小天线 尺寸的系统要求的纠错技术，或用作增加诸如磁性记录存储装置的存 储装置的可靠性的纠错技术。
权利要求
1. 一种使用低密度奇偶校验码的纠错编码方法，包括把待被处理以用于纠错编码的信息位序列分割成m-r个第一块和r个第二块，所述m-r个第一块的每个包括长度为n的位序列，所述r个第二块包括长度分别为k1，k2，...，kr的位序列，其中m、n是正整数，r是在1≤r≤m范围内的整数，k1，k2，...，kr是在0≤k1，k2，...，kr≤n-1范围内的整数；第一算术运算，所述第一算术运算用于对所述m-r个第一块执行多项式乘法并输出r个长度为n的位序列；以及第二算术运算，所述第二算术运算用于对所述r个第二块和所述第一算术运算的r个运算结果执行多项式除法和多项式乘法并输出位序列，所述位序列包括长度分别为n-k1、n-k2、...、n-kr的冗余位序列。
2. 如权利要求l所述的方法，其中，所述第二算术运算包括 第一多项式除法和乘法运算，所述第一多项式除法和乘法运算用于对长度为^的第二块和来自所述第一算术运算的r个运算结果同时 执行至多单个多项式除法和至多r-l个多项式乘法，并输出所述冗余位 序列中的n-l^位和r-l个长度为n的位序列；以及第p多项式除法和乘法运算，其中p是在2《p《r范围内的整数， 用于对从第p-l多项式除法和乘法运算送出的长度为n的r-p+l个位序 列和长度为kpP+1的所述第二块同时执行至多单个多项式除法和至多 r-p个多项式乘法，并输出所述冗余位序列中的n-k卜p+,位和r-p个长度 为n的位序列。
3. 如权利要求2所述的方法，其中，所述多项式除法运算中的除 数是通过将多项式xn-l除以包括有限域的元素的素域上的最小多项式 的乘积的多项式而生成的商多项式，所述有限域包括1的n次方根。
4. 一种使用低密度奇偶校验码的纠错编码装置，包括分割器，所述分割器用于把待被处理以用于纠错编码的信息位序列分割成m-r个第一块和r个第二块，所述m-r个第一块的每个包括长 度为n的位序列，所述r个第二块包括长度分别为kbk2,…，kr的位序列， 其中m、 n是正整数，r是在1《r《m范围内的整数，1^,1^2，...,]^是在0 《k!，k2,…,kr《n-l范围内的整数；r个第一算术处理器，所述r个第一算术处理器用于对所述m-r个 第一块执行多项式乘法，且每个输出长度为n的位序列作为运算结果； 以及第二算术处理器，所述第二算术处理器用于对所述r个第二块和 分别从所述r个第一算术处理器并行地提供的运算结果执行多项式除 法和多项式乘法，并输出位序列，所述位序列包括长度分别为n-h、 n-k2、 ...、 n-l^的冗余位序列。
5. 如权利要求4所述的装置，其中，所述第二算术处理器包括 第一多项式除法和乘法单元，所述第一多项式除法和乘法单元用于对长度为、的第二块和来自所述r个第一算术处理器的运算结果同 时执行至多单个多项式除法和至多r-l个多项式乘法，并输出所述冗余 位序列中的n-kr位和r-l个长度为n的位序列；以及第p多项式除法和乘法单元，其中p是在2《p《r范围内的整数， 用于对从第p-l多项式除法和乘法单元送出的长度为n的r-p+l个位序 列和长度为kr.p+1的所述第二块同时执行至多单个多项式除法和至多 r-p个多项式乘法，并输出所述冗余位序列中的n-k卜pw位和r-p个长度 为n的位序列。
6. 如权利要求4所述的装置，其中，每个所述第一算术处理器包括级联在多个级中的多个寄存器；以及异或电路，所述异或电路连接到级联连接的所述寄存器的各个输 入端，其中，所述异或电路具有由基于预定多项式算术运算而确定的连接所设置的输出逻辑状态，使得每个所述异或电路的输出逻辑状态是 非反相和反相中的一个。
7. 如权利要求5所述的装置，其中，第r多项式除法和乘法单元 包括至多单个多项式除法电路和至多r-q个多项式乘法电路，其中，q 是在1《q《r范围内的整数。
8. 如权利要求7所述的装置，其中，所述多项式除法电路使用 除数来执行多项式除法，所述除数包括通过将多项式xn-l除以包括有 限域的元素的素域上的最小多项式的乘积的多项式而生成的商多项 式，所述有限域包括1的n次方根。
9. 如权利要求5所述的装置，其中，所述第一算术处理器包括 级联在多个级中的多个寄存器；以及异或电路，所述异或电路连接到级联连接的所述寄存器的各个输 入端，其中，所述异或电路具有由基于预定多项式算术运算而确定的连 接所设置的输出逻辑状态，使得每个所述异或电路的输出逻辑状态是 非反相和反相中的一个。
10. —种用于调制输入数据并传送所调制的数据的数据传送设备， 包括用于对所述输入数据执行纠错编码的根据权利要求4到9中的任 何一项的纠错编码装置。
11. 一种用于调制输入数据并将所调制的数据记录在记录介质中 的数据存储设备，包括用于对所述输入数据执行纠错编码的根据权利 要求4到9中的任何一项的纠错编码装置。
全文摘要
一种使用低密度奇偶校验码的纠错编码方法，包括把待被处理以用于纠错编码的信息位序列分割成m-r个第一块和r个第二块，所述m-r个第一块的每个包括长度为n的位序列，所述r个第二块包括长度分别为k₁，k₂，…，k_r的位序列；第一算术运算，用于对所述m-r个第一块执行多项式乘法并输出r个长度为n的位序列；以及第二算术运算，用于对所述r个第二块和第一算术运算的r个运算结果执行多项式除法和多项式乘法并输出位序列，该位序列包括长度分别为n-k₁、n-k₂、…、n-k_r的冗余位序列。
文档编号H03M13/19GK101490963SQ20078002631
公开日2009年7月22日 申请日期2007年4月25日 优先权日2006年5月12日
发明者神谷典史 申请人:日本电气株式会社