专利名称：信号延迟电路的制作方法
技术领域：
本发明公开了一种电容负载组件，尤其涉及一种用于信号延迟电路的电容负载组件。
背景技术：
关于数字控制脉延迟电路(digital control delay element),就架构与调整的机制而言可分为模拟式延迟电路与数字式延迟电路。
模拟式延迟电路的特征是模拟式控制信号加上模拟式延迟电路，常见的模拟式延迟电路包含有一数字转模拟电路与一延迟电路。数字控制信号通过数字对模拟转换电路(Digital to Analog Converter, DAC)将外部的数字控制信号转换为模拟电压。延迟电路则由一个由N型晶体管或P型晶体管所组成的差动对电路搭配不同的负载电阻或负载电容所组成。通过小幅调整延迟组件内的参数，如偏压电流、输出点负载电容值或者负载电阻值，达到改变信号延迟时间的目的。模拟式延迟电路具有分辨率与高抗噪声能力，但设计上较为复杂，且设计成本也较为昂贵。在设计模拟式延迟电路的过程中，需要对组件尺寸与操作点做多次递归式(iteration)的微调，每次更新制作流程后电路也需要重新设计。而数字式延迟电路由数字控制信号直接控制数字延迟单元，延迟单元本身由反相器、传输门、多任务器、NAND门、N0R门等组成。
图1为公知技术所揭露的数字式延迟电路，其由一传输门10、 一第一反相器11以及一第二反相器12组成。如图所示，第一反相器11的输入端In接收一信号，并将该信号反相后由输出端Out输出。传输门IO的输入端与输出端除了直接相连外，同时也连接到第一反相器ll的输出端0ut。传输门IO的控制端受到控制信号Ctrl所控制。第二反相器12接收控制信号Ctrl，并将反相后的控制信号Ctrlb输出到传输门10的另一控制端。
传输门10的等效电路如图2所示，由PM0S晶体管13以及丽0S晶体管14组成，PM0S晶体管13的源极与漏极相连接且连接到第一反相器11的输出端0ut， PMOS晶体管13的门极接收反相后的控制信号Ctrlb。丽OS晶体管14的源极与漏极同样相连接且也连接到第一反相器11的输出端，NMOS晶体管14的栅极接收控制信号Ctrl。在图中，C;表示由输出端所看到丽OS晶体管14的电容，Cp表示由输出端所看到PMOS晶体管的电容。
当传输门10的控制端所接收的控制信号Ctrl为0时，此时无论第一反相器11的输出点的逻辑准位是1或是0，传输门10的电容值是等于丽OS晶体管关闭的电容值加上PMOS晶体管关闭的电容值。
在传输门10的控制端所接收的控制信号Ctrl为1时，当第一反相器11的输出端的逻辑准位为0，此时第一反相器11的输出端的电容值为固0S晶体管导通的电容值加上PM0S晶体管关闭的电容值。当第一反相器11的输出端的逻辑准位为1，此时第一反相器11的输出点的电容值为丽0S晶体管关上的电容值加上PMOS晶体管导通的电容值。图3A与图3B为不同控制信号下第一反相器ll输出点的寄生电容值变化示意图。图3A为控制信号Ctrl为0时，曲线15为PMOS晶体管电容量的变化示意图，曲线16为丽OS晶体管电容量的变化示意图。图3B为控制信号Ctrl为1时，曲线17为PMOS晶体管电容量的变化示意图，曲线18为丽0S晶体管电容量的变化示意图。由图中可知，由于控制信号的改变，此电路的传输延迟会因寄生电容值的增加而增加。
图4为公知技术所揭露的另一延迟电路，其由反相器20与NAND门21组成。反相器20的输入端In接收一信号，并将该信号反相后由输出端Out输出。NAND门21具有第一输入端、第二输入端以及输出端。NAND门21的第一输入端与反相器20的输出端Out电性连接，NAND门21的第二输入端则接收控制信号Ctrl, NAND门21的输出端则为浮接。
图4中NAND门21的等效电路图如图5所示，可由PMOS晶体管22、 24以及NMOS晶体管23、 25来表示。图6A与图6B为不同控制信号下反相器20输出点Out的寄生电容值变化示意图。
在图6A中，当控制信号Ctrl为0时，曲线26为PMOS晶体管22在反相器20输出端产生的寄生电容量的变化示意图，曲线27为醒OS晶体管23在反相器20输出点产生的寄生电容量的变化示意图。在图6B中，当控制信号Ctrl为1时，曲线28为PMOS晶体管22在反相器20输出点产生的寄生电容量的变化示意图，曲线29为丽OS晶体管23在反相器20输出点产生的寄生晶体管电容量的变化示意图。
在控制信号Ctrl是逻辑0的状况下，此时无论反相器20输出端的逻辑准位是1或是0,丽0S晶体管23都为关闭，而PM0S晶体管22会在反相器20输出端的逻辑准位为0时导通，并在输出准位为1时关闭。在控制信号Ctrl是逻辑l的状况下，醒0S晶体23的电容值会随输出电压改变，在输出准位为l时导通，并在输出准位为O时关闭，PMOS晶体管22的电容值也会随输出电压而改变，情形与控制信号Ctrl为O时几乎相同，不同之处是当输出电压值位于在非0也非1的区间，醒OS晶体管23会有暂时导通状态，这使得PMOS晶体管22的导通区间会略为增加，因此电容值变化也略为增加，PMOS晶体管22电容值变化相比于應OS晶体管23的电容值变化是可以忽略的，因此可通过控制信号Ctrl产生一个NMOS晶体管23关上与打开的电容差异。由图6A与图6B可知，由于电容值的改变，结果此电路的传输延迟会因而增加，另外比较图6B与图3B可以看出图4所揭露的信号延迟电路比图1有较细微的电容值变化，因此可以产生出更细微的频率延迟。
发明内容
本发明的目的在于提供一种信号延迟电路，与公知的数字式频率延迟电路技术相比，具有较高的延迟时间分辨率，与公知的模拟式频率延迟电路技术相比，所消耗的电路面积较低，同时可操作在较低的供应电压。
为了实现上述目的，本发明提供了一种信号延迟电路，包括有一电容负载组件，该组件具有具有一第一输入端、 一第二输入端以及一第三输入端，其中第一输入端接收一第一信号，第二输入端接收一第二信号，第二信号为第一信号的反相信号，第三输入端接收一控制信号，其中该电容负载组件的电容值随该控制信号改变。
本发明所公开的信号延迟电路，其以数字控制延迟电路控制方式去完成一个高频率分辨率的信号延迟电路，与公知的数字式频率延迟电路技术相比，具有较高的延迟时间分辨率，与公知的模拟式频率延迟电路技术相比，所消耗的电路面积较低，同时可操作在较低的供应电压。
本发明所公开的信号延迟电路，相比于模拟设计方式，设计复杂度上也相对降低，对于电路效能的调整是通过改变数字电路单元的组合，而不须要分别
6对每个晶体管的尺寸做微调，因此当制作流程转移时所花费的再次设计时间较少。
本发明所公开的信号延迟电路，在理论分析与实际模拟上，均可达到较高的频率分辨率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图1为公知技术所公开的延迟电路；
图2为图1所公开的延迟电路的等效电路的示意图3A及图3B为图1所公开的延迟电路在不同控制信号下的电容量变化的示意图4为公知技术所公开的另一延迟电路的示意图5为图4所公开的延迟电路的等效电路的示意图6A及图6B为图4所公开的延迟电路在不同控制信号下的电容量变化的示意图7A及图7B为本发明实施例所公开的信号延迟电路的示意图；图8A为本发明所公开的延迟电路的第一实施例的示意图；图8B为图8A所公开的延迟电路的等效电路的示意图；图9A及图9B为图8A所公开的延迟电路在不同控制信号下的电容量变化的示意图IOA及图IOB为本发明所公开的延迟电路的第二实施例的示意图；图11为本发明所公开的延迟电路的第三实施例的示意图；图12为图11所公开的延迟电路的等效电路的示意图；图13A及图13B为图ll所公开的延迟电路在不同控制信号下的电容量变化的示意图14A及图14B为本发明所公开的延迟电路的第四实施例的示意图；图15为图1所公开的延迟电路的电容量变化的实际验证的示意图；图16为图4所公开的延迟电路的电容量变化的实际验证；图17为图7所公开的延迟电路的电容量变化的实际验证的示意图；图18用以分别测量图1、图4以及图7的电路的分辨率的反相器电路的示意图19A为测量图1、图4以及图7的电路的数据的示意图；图19B为图17A中控制信号为000与111的特例的示意图。
其中，附图标记
10 传输门
11 第一反相器
12 第二反相器
13 PM0S晶体管
14 匪0S晶体管
15 曲线
16 曲线
17 曲线
18 曲线
20 反相器
21 腳D门
22 PM0S晶体管
23 丽0S晶体管
24 PM0S晶体管
25 丽0S晶体管
26 曲线
27 曲线
28 曲线
29 曲线
30 NAND门
31 反相器
32 PM0S晶体
33 丽0S晶体
34 PM0S晶体
35 PM0S晶体
管管管管36NM0S晶体管
37丽0S晶体管
38A曲线
38B曲线
39A曲线
39B曲线
40國D门
41第一反相器
42第二反相器
43腳D门
50NOR门
51反相器
52隨os晶体管
53PM0S晶体管
54丽os晶体管
55NM0S晶体管
56PM0S晶体管
57PM0S晶体管
58A曲线
58B曲线
59A曲线
59B曲线
60NOR门
61第一反相器
62第二反相器
63NAND门
71曲线
72曲线
73曲线
74曲线75曲线
76曲线
77曲线
78曲线
79曲线
80曲线
81曲线
82曲线
91反相器
92反相器
93反相器
94反相器
95反相器
96反相器
97A电容式负载9
97B电容式负载9
97C电容式负载9
98A电容式负载9
98B电容式负载9
98C电容式负载
100逻辑门
皿寄生电阻
102寄生电阻
103寄生电阻
104寄生电阻
105开关
106开关
107开关
Ctrl控制信号Ctrlb控制信号In 输入端 Inb输入端 Out输出端 0utb输出端 VI 电压 V2 电压 Sin第一信号 Sinb第二信号 Inl输入端 Inbl输入端 Outl输出端 Outbl输出端 CO 控制信号 CI 控制信号 C2 控制信号
具体实施例方式
请参考图7A及图7B，为本发明实施例所公开的信号延迟电路的示意图。 在实施例中所公开的信号延迟电路由一电容负载组件组成，在此实施例中为一 种具有三个输入端的逻辑门100。此一逻辑门100至少由三个开关105、 106、 107组成。在一实施例中，可选用晶体管来作为开关105、 106、 107。在图中 的电阻表示此逻辑门内其它主动组件或被动组件等效的寄生电阻101、 102、 103、 104。电压V1、 V2可为电源电压或接地电压。
在图7A所示的实施例中，开关105接收一第一信号Sin，开关106接收 第二信号Inb，开关107接收控制信号Ctrl。第一信号Sin与第二信号Sinb 互为反相信号。在实施例中，可使用一反相器来产生第一信号Sin与第二信号 Sinb。在另一实施例中，可使用两个反相器并以差动信号的方式产生第一信号 Sin与第二信号Sinb。
在图7B所示的实施例中，开关105接收一第一信号In，开关106接收第 二信号Inb，开关107接收控制信号Ctrl 。第一信号Sin与第二信号Sinb互
ii为反相信号。在实施例中，可使用一反相器来产生第一信号Sin与第二信号
Sinb。在另一实施例中，可使用两个反相器并以差动信号的方式产生第一信号 Sin与第二信号Sinb。
请参考图8A，为本发明实施例所公开的信号延迟电路的示意图。在实施 例中所公开的信号延迟电路由一电容负载组件组成，在此实施例中为NAND门 30。 NAND门30具有第一输入端、第二输入端、第三输入端以及输出端。NAND 门30的第一输入端接收第一信号，NAND门30的第二输入端接收第二信号， 第一信号与第二信号互为反相信号。在此实施例中，第一信号与第二信号由反 相器21来产生，第一信号由反相器21的输入端In接收，第二信号由反相器 21的输出端Out输出。NAND门30的第一输入端与反相器31的输入端电性连 接，用以接收第一信号，NAND门30的第二输入端与反相器31的输出端电性 连接，用以接收一第二信号，NAND门30的第三输入端则接收控制信号Ctrl， NAND门30的输出端则为浮接。
在此实施例中，第二信号为第一信号的反相信号。因此，第一信号由反相 器31的输入端In所接收，并由反相器31将第一信号反相后由输出端Out输 出一反相信号以作为第二信号。
图8A中的NAND门30的等效电路图如图8B所示。PMOS晶体管32的栅极 与丽0S晶体管33的栅极代表NAND |、 ] 30的第一输入端，PMOS晶体管34与丽OS 晶体管36代表NAND门30的第二输入端，PM0S晶体管35与醒0S晶体管37 代表NAND门30的第三输入端。
图9A及图9B为不同控制信号下NAND门30在反相器31输出端out所造 成的寄生电容变化示意图。在图9A中，当控制信号Ctrl为0时，曲线38A 为PMOS晶体管34电容量的变化示意图，曲线38B为丽OS晶体管36电容量的 变化示意图。在图9B中，当控制信号Ctrl为l时，曲线39A为PMOS晶体管 34电容量的变化示意图，曲线39B为丽0S晶体管36电容量的变化示意图。
在控制信号Ctrl是逻辑0的情况下，此时无论反相器31的输出端的逻辑 准位是1或者是0， PMOS晶体管35都是开启状态，丽OS晶体管37都是关闭 状态，因此NAND逻辑门30输出逻辑准位会一直为1， PMOS晶体管34会在反 相器31输出端的逻辑准位为0时导通，并在输出准位为1时关闭，由于NAND 逻辑门30输出逻辑准位，丽0S晶体管36无论反相器31的输出端的逻辑准位
12是1或者是0都无法导通。在控制信号Ctrl是逻辑1的状况下，PMOS晶体管 35都是关闭状态，丽OS晶体管37都是导通状态，PM0S晶体管34的电容值变 化会随输出电压而改变，变化情形与Ctrl为0时几乎相同，不同之处在于输 出电压值位于非0也非1的区间时，刚OS晶体管36会有些微导通，使PMOS 晶体管34的导通区间会略为增加，因此电容值变化会略为增加，丽OS晶体36 的电容值会随输出电压改变，'在输出准位非O也非1时会暂时导通，在输出准 位为0或1时都会关闭，与控制信号Ctrl是逻辑0的状况相比，隨OS晶体36 多了一段暂时导通所造成的电容值变化。
由于NAND门30中有两个输入信号是反相的，因此在稳态状态下NAND门 30中的丽OS晶体管36是关闭的状态。此处的稳态状态表示为逻辑准位0或 者1的情况。但是当输入信号发生转态时，当反相器31输入端in的电压值大 约等于反相器31输出端out的电压值附近，此薩0S晶体管36会处在些微导 通的状态，而此现象也就是产生些微电容变化的原因。此处的转态表示输入信 号由逻辑准位0转变成逻辑准位1，或者由逻辑准位i转变成逻辑准位0。比 较图9B与图6B，斜线区域的减少代表电容变化量的减少，因此提升时间分辨 率。
请参考图IOA，为本发明实施例所公开的信号延迟电路的第二实施例的示 意图，在此实施例中以NAND门40作为电容负载组件。NAND门40具有第一输 入端、第二输入端、第三输入端以及输出端，NAND门40的第一输入端接收第 一信号，NAND门40的第二输入端接收第二信号，第一信号与第二信号互为反 相信号。在此实施例中，第一信号与第二信号采用差动方式输入。NAND门40 的第一输入端与第一反相器41的输出端0utb电性连接，用以接收第一信号， NAND门40的第二输入端与第二反相器42的输入端Out电性连接，用以接收 第二信号，NAND门40的第三输入端则接收控制信号Ctrl， NAND门40的输出 端则为浮接。
第一反相器41的输入端In接收第一输入信号，并将第一输入信号反相后 以输出第一信号。第二反相器42的输入端Inb接收第二输入信号，并将第二 输入信号反相后以输出第二信号，第一输入信号与第二输入信号为差动输入信 号。NAND门40的第一输入端与第二输入端所接收的输入信号同样是反相的。 因此第一反相器41以及第二反相器42所接收的输入信号同样是反相的。在此实施例中，第一信号由第一反相器41输出。第二信号由第二反相器 42输出。同样地，第二信号为第一信号的反相信号。
在以上所述的实施例中，以单级的NAND门搭配反相器作为电容负载组件。 但在其它的实施例中，也可采用两组或两组以上的NAND门组成两级或两级以 上的信号延迟电路，如图10B所示，利用NAND门40与NAND门43来组成。同 样地，NAND门43具有第一输入端、第二输入端、第三输入端以及输出端，其 中NAND门43的输入信号采用差动方式输入。NAND门43的第一输入端与第一 反相器41的输出端电性连接，用以接收一第一信号，NAND门43的第二输入 端与第二反相器42的输入端电性连接，用以接收一第二信号，第一信号与第 二信号为差动输入信号。NAND门43的第三输入端则接收控制信号Ctrl， NAND 门43的输出端则为浮接
请参考图11，为本发明实施例所公开的信号延迟电路的第三实施例示意 图，在实施例中所公开的信号延迟电路由一电容负载组件组成，在此实施例中 为N0R门50。 N0R门50具有第一输入端、第二输入端、第三输入端以及输出 端。N0R门50的第--输入端接收第一信号，N0R门50的第二输入端接收第二 信号，第一信号与第二信号互为反相信号。在此实施例中，第一信号与第二信 号由反相器51来产生。第一信号由反相器51的输入端In接收，第二信号由 反相器51的输出端Out输出。N0R门50的第一输入端与反相器51的输入端 电性连接，用以接收一第一信号，NOR门50的第二输入端与反相器51的输出 端电性连接，用以接收一第二信号，N0R门50的第三输入端则接收控制信号 Ctrl, NOR门50的输出端则为浮接。
在此实施例中，第二信号为第一信号的反相信号。因此，第一信号由反相 器51所接收，并由反相器51将第一信号反相后输出一反相信号以作为第二信 号。
图11中的N0R门50的等效电路图如图12所示。丽0S晶体管52的栅极 与PM0S晶体管53的栅极代表N0R门50的第一输入端，丽0S晶体管54与PM0S 晶体管56代表NOR门50的第二输入端，丽OS晶体管55与PM0S晶体管57代 表N0R门50的第三输入端。
图13A及图13B为不同控制信号下N0R门50在反相器51输出点所造成的 寄生电容变化示意图。在图13A中，当控制信号Ctrl为1时，曲线58A为PM0S晶体管56电容量的变化示意图，曲线58B为NM0S晶体管54电容量的变化示 意图。在图13B中，当控制信号Ctrl为0时，曲线59A为PM0S晶体管56电 容量的变化示意图，曲线59B为NMOS晶体管54电容量的变化示意图。
在控制信号Ctrl是逻辑1的情况下，此时无论反相器51的输出端的逻辑 准位是1或者是0，匿0S晶体管55都是开启状态，PM0S晶体管57都是关闭 状态，因此N0R逻辑门50输出逻辑准位会一直为0，丽0S晶体管54会在反相 器51输出端的逻辑准位为1时导通，并在输出准位为O时关闭，由于N0R逻 辑门50输出逻辑准位为0， PM0S晶体管56无论反相器51的输出端的逻辑准 位是1或者是0都无法导通。在控制信号Ctrl是逻辑0的状况下，丽0S晶体 管55都是关闭状态，PM0S晶体管57都是导通状态，應0S晶体管54的电容值 变化会随输出电压而改变，变化情形与Ctrl为1时几乎相同，不同之处在于 输出电压值位于非0也非1的区间时，PM0S晶体管56会有些微导通，使丽0S 晶体管54的导通区间会略为增加，因此电容值变化会略为增加，PM0S晶体56 的电容值会随输出电压改变，在输出准位非0也非1时会暂时导通，在输出准 位为0或1时都会关闭，与控制信号Ctrl是逻辑1的状况相比，PM0S晶体56 多了 一段暂时导通所造成的电容值变化。
由于N0R门50中有两个输入信号是反相的，因此在稳态状态下NOR门30 中的PM0S晶体管56是关闭的状态，但是当输入信号发生转态时，当反相器 51输入端的电压值大约等于反相器51输出端的电压值附近，此PM0S晶体管 56会处在些微导通的状态，而此现象也就是产生些微电容变化的原因。比较 图13B与图6B，斜线区域的减少代表电容变化量的减少，因此提升时间分辨 率。
请参考图14A，为本发明实施例所公开的信号延迟电路的第四实施例的示 意图，在此实施例中以N0R门60作为电容负载组件。NOR门60具有第一输入 端、第二输入端、第三输入端以及输出端，NOR门60的第一输入端接收第-一 信号，NOR门60的第二输入端接收第二信号，第一信号与第二信号互为反相 信号。在此实施例中，第一信号与第二信号采用差动方式输入。NOR门60具 有第一输入端、第二输入端、第三输入端以及输出端。N0R门60的第一输入 端与第一反相器61的输出端Outb电性连接，用以接收第一信号，N0R门60 的第二输入端与第二反相器62的输出端Out电性连接，用以接收第二信号，
15NOR门60的第三输入端则接收控制信号Ctrl, NOR门60的输出端则为浮接。 第一反相器61的输入端In接收第一输入信号，并将第一输入信号反相后 以输出第一信号。第二反相器62的输入端Inb接收一第二输入信号，并将第 二输入信号反相后以输出第二信号，第一输入信号与第二输入信号为差动输入 信号。NAND门60的第一输入端与第二输入端所接收的输入信号同样是反相的。 因此第一反相器61以及第二反相器62所接收的输入信号同样是反相的。
在此实施例中，第一信号由第一反相器61输出。第二信号由第二反相器 62输出。同样地，第二信号为第一信号的反相信号。
在以上所述的实施例中，以单级的NOR门搭配反相器作为电容负载组件。 但在其它的实施例中，也可采用两组或两组以上的NOR门组成两级或两级以上 的信号延迟电路，如图14B所示，利用NOR门60与NOR门63来组成。同样地， NAND门63具有第一输入端、第二输入端、第三输入端以及输出端，其中NAND 门63的输入信号采用差动方式输入。NAND门63的第一输入端与第一反相器 61的输出端电性连接，用以接收一第一信号，NAND门63的第二输入端与第二 反相器62的输入端电性连接，用以接收一第二信号，第一信号与第二信号为 差动输入信号。NAND门63的第三输入端则接收控制信号Ctrl, NAND门63的 输出端则为浮接
请参考图15至图17，分别为图3、图6以及图9的电容量变化的实际验 证。其利用台湾集成电路制造股份有限公司所研发的0. 18微米工艺进行仿真， 所有逻辑门中晶体管的长宽比(W/L)均为0. 45um/0. 18um，仿真了当输出电 压从0V到1. 8V变化时，输出点所看到的醒0S晶体管寄生电容与PMOS晶体管 寄生电容。
在图15中，曲线71为控制信号Ctrl为0时醒OS的寄生电容，曲线72 为控制信号Ctrl为1时丽0S的寄生电容，两者的变化定义为ACn。曲线73 为控制信号Ctrl为0时PM0S的寄生电容，曲线74为控制信号Ctrl为1时 PMOS的寄生电容，两者的变化定义为ACp。因此，在不同控制信号的控制下， 图1中所示的信号延迟电路的电容量变化AC为ACn与ACp的和。
在图16中，曲线75为控制信号Ctrl为0时PM0S的寄生电容，曲线76 为控制信号Ctrl为1时PMOS的寄生电容，两者的变化定义为ACn。曲线77 为控制信号Ctrl为0时NM0S的寄生电容，曲线78为控制信号Ctrl为1时丽0S的寄生电容，两者的变化定义为ACp。因此，在不同控制信号的控制下，图4中所示的信号延迟电路的电容量变化AC=ACn— ACp。
在图17中，曲线79为控制信号Ctrl为0时丽0S的寄生电容，曲线80为控制信号Ctrl为1时丽0S的寄生电容，两者的变化定义为ACn。曲线81为控制信号Ctrl为0时PM0S的寄生电容，曲线82为控制信号Ctrl为1时PMOS的寄生电容，两者的变化定义为ACp。因此，在不同控制信号的控制下，图7中所示的信号延迟电路的电容量变化AC二ACn—ACp。
以下为验证本发明所公开的电容负载组件的分辨率。请参考图18，为一反相器电路，用以分别测量图l、图4以及图7的电路的分辨率。图18所示的反相器电路由六个反相器91、 92、 93、 94、 95、 96组成，反相器91的输入端接Inl收输入信号，输出信号则由反相器92的输出端0utbl输出，反相器93的输入端Inbl接收输入信号，输出信号则由反相器94的输出端Outl输出。反相器91的输出端加上一个二进制三位的电容式负载97A、 97B、 97C，反相器93的输出端也加上一个二进制三位的电容式负载98A、 98B、 98C，这些电容式负载97A、 97B、 97C、 98A、 98B、 96C都通过控制信号CO、 Cl、 C2来调整输出端的频率延迟，进而推算可调范围与频率分辨率。电容式负载97A、 97B、97C、 98A、 98B、 98C都以图l、图4以及图7所公开的电路实现。
测试时，设定输入信号Inl、 Inbl与输出信号Outbl、 Outl的时间延迟为Td。关于反相器的尺寸设计，PMOS晶体管的宽长比(W/L)为L62u/0. 18u，NMOS晶体管的W/L为0. 45u/0. 18u。关于传输门11、 NAND门20与NAND门30等逻辑门的尺寸设计，PMOS晶体管的W/L均为45u/0. 18u，丽OS晶体管的W/L为0.45u/0.18u。
以图1进行测试时，传输门10的输入端与输出端都接到输出信号Outl。以图4进行测试时，NAND门21的第一输入端接到输出信号Outl。以图7进行测试时，NAND门30的第一输入端以及第二输入端分别接到输出信号Outl、Outbl。
将控制信号从000到111依序改变，可以得到如图19A的数据与图19B的曲线图，图19B是将图19A中控制信号为000与111的特例拿出来展示，因此可以看出三种架构的可调范围。在这个模拟中，可以看到图1的分辨率为3. llps，图4的分辨率为1.4ps，而本发明所公开的电容负载组件的分辨率可达到0.33ps，可以看出在分辨率上有明显的改进。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情 况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但 这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
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权利要求
1、一种信号延迟电路，其特征在于，包括有一电容负载组件，该组件具有一第一输入端、一第二输入端以及一第三输入端，该第一输入端接收一第一信号，该第二输入端接收一第二信号，其中该第二信号为该第一信号的反相信号，该第三输入端接收一控制信号，其中该电容负载组件的电容值随该控制信号改变。
2、 根据权利要求1所述的信号延迟电路，其特征在于，该电容负载组件 至少包括有三个开关。
3、 根据权利要求1所述的信号延迟电路，其特征在于，该电容负载组件为一NAND门。
4、 根据权利要求3所述的信号延迟电路，其特征在于，在稳态状态下， 该NAND门中的N型晶体管为关闭。
5、 根据权利要求3所述的信号延迟电路，其特征在于，当该第一信号与 该第二信号大致上相等时，该NAND门中的N型晶体管处于些微导通的状态。
6、 根据权利要求3所述的信号延迟电路，其特征在于，还包括有一反相 器，该反相器接收该第一信号，并该将第一信号反相后以输出一反相信号以作 为该第二信号。
7、 根据权利要求3所述的信号延迟电路，其特征在于，还包括有 一第一反相器，接收一第一输入信号，并该将第一输入信号反相后以输出该第一信号；以及一第二反相器，接收一第二输入信号，并该将第二输入信号反相后以输出 该第二信号。
8、 根据权利要求7所述的信号延迟电路，其特征在于，该第一输入信号 与该第二输入信号为差动输入信号。
9、 根据权利要求1所述的信号延迟电路，其特征在于，该电容负载组件 为一N0R门。
10、 根据权利要求9所述的信号延迟电路，其特征在于，还包括有一反相 器，该反相器接收该第一信号，并该将第一信号反相后以输出一反相信号以作 为该第二信号。
11、 根据权利要求9所述的信号延迟电路，其特征在于，还包括有 一第一反相器，该第一反相器接收一第一输入信号，并该将第一输入信号反相后以输出该第一信号；以及一第二反相器，该第二反相器接收一第二输入信号，并该将第二输入信号 反相后以输出该第二信号。
12、 根据权利要求11所述的信号延迟电路，其特征在于，该第一输入信 号与该第二输入信号为差动输入信号。
13、 一种信号延迟电路，其特征在于，包括有一第一反相器，该第一反相器接收一第一输入信号，并该将第一输入信号 反相后以输出一第一信号；一第二反相器，该第二反相器接收一第二输入信号，并该将第二输入信号 反相后以输出一第二信号，其中该第二信号为该第一信号的反相信号，其中该第一输入信号与该第二输入信号为差动输入信号；以及一个以上的电容负载组件，每一该电容负载组件具有一第一输入端、 一第 二输入端以及一第三输入端，该第一输入端接收该第一信号，该第二输入端接 收该第二信号该第三输入端接收一控制信号，其中该电容负载组件的电容值随 该控制信号改变。
14、 根据权利要求13所述的信号延迟电路，其特征在于，该电容负载组 件至少包括有三个开关。
15、 根据权利要求13所述的信号延迟电路，其特征在于，该电容负载组 件为一NAND门。
16、 根据权利要求15所述的信号延迟电路，其特征在于，在稳态状态下， 该NAND门中的N型晶体管为关闭。
17、 根据权利要求15所述的信号延迟电路，其特征在于，当该第一信号 与该第二信号大致上相等时，该NAND门中的N型晶体管处于些微导通的状态。
18、 根据权利要求13所述的信号延迟电路，其特征在于，该电容负载组 件为一N0R门。
19、 根据权利要求13所述的信号延迟电路，其特征在于，该第一输入信 号与该第二输入信号为差动输入信号。
全文摘要
本发明公开了一种信号延迟电路，包括有一电容负载组件，此组件具有一第一输入端、一第二输入端以及一第三输入端，其中第一输入端接收一第一信号，第二输入端接收一第二信号，第二信号为第一信号的反相信号，第三输入端接收一控制信号，其中该电容负载组件的电容值随该控制信号改变。
文档编号H03K5/13GK101499790SQ20081000670
公开日2009年8月5日 申请日期2008年1月28日 优先权日2008年1月28日
发明者吕鸿文, 苏朝琴 申请人:财团法人工业技术研究院