专利名称：延迟锁定回路电路及其中消除信号间抖动和偏移的方法
技术领域：
本发明有关于一种时钟同步电路，且特别有关于一种延迟锁定回路
(delay locked loop, DLL)电路及其中消除信号间抖动和偏移的方法。
背景技术：
在一般的电子装置或系统中，通常会使用时钟同步电路来提供稳定良好 的时钟信号，由此使电子产品可展现出较佳的整体效能。上述时钟同步电路 包括锁相回3各(phase locked loop, PLL)电3各以及延迟锁定回3各(delay locked 1oc3p， DLL)电路，且两者在概念上以类似的操作方式来进行操作。对 于延迟锁定回路电路而言，其包括模拟型以及数字型的延迟锁定回路电路， 且两者系根据不同需求而呈现出不同的效能。
图1为显示一般模拟型延迟锁定回路电路的示意图。此模拟型延迟锁定 回路电路100包括相位频率4企测器(phase-frequency detector) 102、电 荷泵104、低通滤波器106、偏压产生器1Q8以及压控延迟线路(voltage controlled delay line, VCDL) 110。相位频率检测器102用来比较输入时 钟信号CKIN与反馈时钟信号CK0N间的相位差，并具有两输出端UP和而。 相位频率检测器102的输出为脉沖信号，且此脉沖信号的脉冲宽度与信号 CKIN领先或延迟信号CK0N的大小相同。当信号CKIN领先信号CK0N时，脉 沖信号会由相位频率检测器102的输出端UP输出。当信号CKIN延迟信号CK0N 时，脉冲信号则是由相位频率检测器102的输出端DN输出。
当输出端UP或DN输出信号之后，其输出的信号会输入至电荷泵104中， 且电荷泵104会将其转换为模拟电流输出，以供后续处理。接着，电荷泵104 所输出的电流输入至低通滤波器106中，且低通滤波器106会将其运算处理 而产生控制电压VCTL。之后，控制电压VCTL再传送至偏压产生器108，使得 偏压产生器108根据控制电压VCTL产生两输出电压VBP和VBN。然后，压控 延迟线路110再根据输出电压VBP和VBN控制输入时钟信号CKIN的频率，由 此输出N个彼此间均具不同相位的时钟信号(即CK0[1:N])，其中输出的时钟
4信号CKON会反馈至相位频率检测器102中以供比较。
上述模拟型延迟锁定回路电路IOO具有许多优点，而其中之一便是具有 高解析度的能力。然而，在模拟型延迟锁定回路电路100中经常会出现噪声 干扰，且噪声干扰严重地降低了整个延迟锁定回路电路100的效能。此外， 在模拟型延迟锁定回路电路100中，低通滤波器106通常会需要占较大的面 积来制作，由此减少噪声干扰的问题。如此一来，整体的制作成本及尺寸大 小便无法有效地减低。
图2为显示一般数字型延迟锁定回路电路的示意图。此数字型延迟锁定 回路电路200包括相位检测器(phase detector) 202、移位寄存器204以 及延迟线路(delay line) 206。相位检测器202用来判断输入时钟信号CK以 及反馈时钟信号CKFB间是否存在相位差，且如本领域技术人员所知，两者间 的相位差会决定输入时钟信号CK在经由移位寄存器204调整后所得到的适当 偏移量，并通过延迟线路206的搡作而获得充分的延迟量。
上述数字型延迟锁定回路电路200具有许多优点，而其中之一便是具有 容忍噪声的能力。然而，数字型延迟锁定回路电路200通常无法很精确地来 进行操作。换言之，使用数字型延迟锁定回路电路200并无法获得与模拟型 延迟锁定回路电路一样的高解析度。如此一来，数字型延迟锁定回路电路200 便仅能应用在不需高解析度的电子系统当中。
公知的用来同时解决上述问题的方法便是提供组合式的延迟锁定回路电 路，由此整合模拟及数字型延迟锁定回路电路的优点。然而，在组合式的延 迟锁定回路电路中，数字部分的频率比模拟部分的频率高，因此组合式的延 迟锁定回路电路并无法像模拟型或数字型延迟锁定回路电路一样地稳定操 作。
发明内容
本发明的目的是在提供一种延迟锁定回路电路及其中消除信号间抖动和 偏移的方法，由此整合数字及模拟型延迟锁定回路电路，并同时容纳数字及 模拟型延迟锁定回路电路的优,泉。
依照本发明一实施例，提出一种延迟锁定回路电路。此延迟锁定回路电 路包含时脉分割器、移位寄存器、数模转换器以及压控延迟线路。时脉分割 器用来分割输入时钟信号以输出参考时钟信号。移位寄存器由参考时钟信号触发而启动，并根据输入时钟信号及反馈时钟信号间的相位差输出相应于参 考时钟信号的数字信号。数模转换器用来将移位寄存器所输出的数字信号转 换为控制电压。压控延迟线路根据数模转换器所转换的控制电压输出反馈时 钟信号。
依照本发明另一实施例，提出另一种延迟锁定回路电路。此延迟锁定回 路电路包含相位差检测器、时脉分割器、移位寄存器、数模转换器、偏压产 生器以及压控单元。相位差检测器用来检测输入时钟信号以及反馈时钟信号 间的相位差。时脉分割器用来分割输入时钟信号以输出参考时钟信号。移位 寄存器由相位差检测器控制，且由参考时钟信号触发而启动，以根据输入时 钟信号及反馈时钟信号间的相位差输出相应于参考时钟信号的数字信号。数 模转换器用来将移位寄存器所输出的数字信号转换为控制电压。偏压产生器
系电性耦接于数模转换器，并根据控制电压产生至少一偏压。压控单元则由 偏压控制，以输出反馈时钟信号至相位差检测器。
依照本发明又 一 实施例，提出 一种在延迟锁定回路电路中消除输入时钟
信号及输出时钟信号间抖动和偏移的方法。此方法包含判别输入时钟信号 及反馈时钟信号间的相位差；分割输入时钟信号以产生参考时钟信号；根据 输入时钟信号及反馈时钟信号间的相位差产生相应于参考时钟信号的数字信 号；将数字信号转换为模拟控制电压；产生相应于模拟控制电压的偏压；以 及根据偏压延迟输入时钟信号而产生输出时钟信号，其中输出时钟信号具有 大致上与输入时钟信号相等的相位。
根据本发明的技术内容，应用前述延迟锁定回路电路及其中消除信号间 抖动和偏移的方法，可使延迟锁定回路电路具有容忍噪声的能力，并可具有
由此减少整体的制作成本及尺寸大小。另外，更可使整体延迟锁定回路电路 的频率降低，让延迟锁定回路电路更稳定地操作。
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图1为显示一般模拟型延迟锁定回路电路的示意图2为显示一般数字型延迟锁定回路电路的示意图3为显示依照本发明实施例的一种延迟锁定回路电路的示意图4为显示依照本发明实施例的一种电阻串数模转换器的示意6图5为显示依照本发明实施例的一种在延迟锁定回路电路中消除信号间 抖动和偏移的方法的流程图。
附图标号说明
100:模拟型延迟锁定回路电路
102:相位频率4企测器
104:电荷泵
106:低通滤波器
108、 308:偏压产生器
110、 310:压控延迟线路
200:数字型延迟锁定回路电路
202:相位检测器
204、 304:移位寄存器
206:延迟线路
300:延迟锁定回^各电^各
302:相位差检测器
306:数模转换器
320:时脉分割器
400:电阻串数模转换器
500、 502、 504、 506、 508、 510:步骤
具体实施例方式
图3为显示依照本发明实施例的一种延迟锁定回路电路的示意图。延迟 锁定回3各(delay locked loop, DLL)电3各300包4舌相4立差才企测器(phase difference detector) 302、时脉分割器(divider) 320、移位寄存器304、 数模转换器(DAC) 306、偏压产生器308以及压控单元。在本实施例中，上述 压控单元为压控延迟线3各(voltage controlled delay line, VCDL) 310。相 位差检测器302用来检测输入时钟信号CKIN与反馈时钟信号CKON间的相位 差，并具有两输出端UP和腿。相位差检测器302的输出为脉冲信号，且此 脉冲信号的脉沖宽度与信号CKIN领先或延迟信号CKON的大小相同。当信号 CKIN领先信号CKON时，脉冲信号会由相位差检测器302的输出端UP输出。当信号CKIN延迟信号CK0N时，脉沖信号则是由相位差检测器302的输出端 DN输出。
时脉分割器320用来分割输入时钟信号CKIN，由此输出参考时钟信号 CKREF,使得所输出的参考时钟信号CKREF的频率会低于输入时钟信号CKIN 的频率。举例来说，输入时钟信号CKIN在经由时脉分割器320分割之后，使 得所输出的参考时钟信号CKREF的频率仅有输入时钟信号CKIN的频率的十分 之一。
移位寄存器304由相位差检测器302控制，并由参考时钟信号CKREF触 发而启动，以根据输入时钟信号CKIN与反馈时钟信号CKON间的相位差输出 相应于参考时钟信号CKREF的数字信号。具体而言，移位寄存器304中包括 多个寄存器单元(未显示)，且寄存器单元系根据相位差检测器302的输出端 UP和顧的输出信号，将输入移位寄存器304的信号进行处理，而使信号作 位移的动作。接着，当移位寄存器304由参考时钟信号CKREF触发而启动时， 移位寄存器304再根据其中寄存器单元的位移操作而输出相对应的数字信 号。
数模转换器306用来将移位寄存器304所输出的数字信号转换为控制电 压VCTL。在一实施例中，数模转换器306为电阻串(R-string)数模转换器。 图4为显示依照本发明实施例的一种电阻串数模转换器的示意图。此电阻串 数模转换器400包括多个电阻R以及多个开关SW，其中电阻R相互串联连接， 且第一个电阻R的一端耦接于一定电压VDD，最后一个电阻R的一端耦接于 一接地电压GND。此外，每一个相对应开关SW的一端耦接于两相连接的电阻 R之间，且每一个相对应开关SW的另 一端连接在一起作为输出端(即VCTL)。 当电阻串数模转换器400接收由移位寄存器304所输出的数字信号时，其中 之一开关SW会根据数字信号开启，而电阻串数模转换器400则是因此输出相 对应的控制电压VCTL。
接着再参照图3，偏压产生器308耦接于数模转换器306,并根据控制电 压VCTL产生两偏压VBP和VBN。压控延迟线^各31Q由偏压产生器308产生的 偏压VBP和VBN控制，并用以延迟输入时钟信号CKIN而输出N个^皮此间均具 不同相位的时钟信号(即CK0[1:N])，其中输出的时钟信号CKON反馈至相位 差检测器302。具体而言，压控延迟线路310根据偏压VBP和VBN来进行操 作，进而加入一可变数量的延迟于输入时钟信号CKIN中。换言之，压控延迟线路310根据偏压VBP和VBN加入或减少一定量的延迟，由此输出彼此间均 具不同相位的时钟信号(即CK0[1:N]),并使得输出时钟信号CK0N的相位符 合输入时钟信号CKIN的相位。
如此一来，时脉分割器320便可用以降j氐延迟锁定回路电路300中前半 部份有关数字型设计(包括相位差检测器302以及移位寄存器304)的频率， 由此使其频率符合延迟锁定回路电路300中后半部份有关模拟型设计(包括 数模转换器306、偏压产生器308以及压控延迟线路310)的频率，使得延迟 锁定回路电路300可因此具有容忍噪声及高解析度的能力，并同时能更稳定 地操作。
图5为显示依照本发明实施例的一种在延迟锁定回路电路中消除信号间 抖动和偏移的方法的流程图。请同时参照图3和图5。首先，判别输入时钟 信号CKIN和反馈时钟信号CKON间的相位差(步骤500),其中步骤500可由 相位差检测器302来执行。接着，分割输入时钟信号CKIN，由此产生参考时 钟信号CKREF (步骤502)，其中步骤502可由时脉分割器320来执行。在此 值得注意的是，步骤500和步骤502的顺序并不限定于图5所示的顺序；亦 即，步骤502可于步骤500之前执行，或者步骤500和步骤502可同时执行。 之后，再根据步骤500判别后的相位差产生相应于参考时钟信号CKREF的数 字信号(步骤504)，其中步骤504可由移位寄存器304来执行。
在数字信号产生之后，数字信号会被转换为模拟控制电压VCTL(步骤 506)，其中步骤506可由数模转换器306来执行，且所使用的数模转换器306 可为电阻串数模转换器。接着，再产生相应于模拟控制电压VCTL的两偏压 VBP和VBN (步骤508)，其中步骤506可由偏压产生器308来4丸行。然后， 再根据两偏压VBP和VBN来延迟输入时钟信号CKIN,由此产生N个彼此间均 具不同相位的输出时钟信号(即CKO[l:N])(步骤510)，其中输出的时钟信号 CKON被反馈以供与输入时钟信号CKIN作判别比较。同时，当延迟锁定回路 电路300处于锁定的状况下时，时钟信号CKON亦会具有实质上与输入时钟信 号CKIN相等的相位。上述的步骤510可由压控延迟线路310来执行。
如此一来，上述的方法便可用以改善延迟锁定回路电路，使得延迟锁定 回路电路具有容忍噪声以及高解析度的能力，同时亦可更稳定地进行操作。
由上述本发明的实施例可知，应用前述延迟锁定回^^电路及其中消除信 号间抖动和偏移的方法，可使延迟锁定回路电路具有容忍噪声的能力，并可
9具有较高解析度。此外，亦可节省延迟锁定回路电路中的电荷泵以及低通滤 波器，由此减少整体的制作成本及尺寸大小。另外，更可使整体延迟锁定回 路电路的频率降低，让延迟锁定回路电路更稳定地操作。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领 域技术人员，在不脱离本发明之精神和范围内，当可作各种更动与润饰，因 此本发明的保护范围由权利要求书界定者。
权利要求
1. 一种延迟锁定回路电路，包含时脉分割器，用以分割输入时钟信号以输出参考时钟信号；移位寄存器，由该参考时钟信号触发而启动，并根据该输入时钟信号及反馈时钟信号间的相位差输出相应于该参考时钟信号的数字信号；数模转换器，用以将该移位寄存器所输出的该数字信号转换为控制电压；以及压控延迟线路，根据该数模转换器所转换的该控制电压输出该反馈时钟信号。
2. 如权利要求1所述的延迟锁定回路电路，其中该数模转换器为电阻串 数模转换器。
3. 如权利要求1所述的延迟锁定回路电路，其中该压控延迟线路用来延 迟该输入时钟信号以输出该反馈时钟信号。
4. 一种延迟锁定回^各电^各，包含相位差检测器，用以检测输入时钟信号以及反馈时钟信号间的相位差； 时脉分割器，用以分割该输入时钟信号以输出参考时钟信号； 移位寄存器，由该相位差检测器所控制，且由该参考时钟信号触发而启动，以根据该输入时钟信号及该反馈时钟信号间的相位差输出相应于该参考时钟信号的数字信号；数模转换器，用以将该移位寄存器所输出的该数字信号转换为控制电压；偏压产生器，电性耦接于该数模转换器，并根据该控制电压产生至少一 偏压；以及压控单元，由该偏压所控制，以输出该反馈时钟信号至该相位差检测器。
5. 如权利要求4所述的延迟锁定回路电路，其中该数模转换器为电阻串 数模转换器。
6. 如权利要求4所述的延迟锁定回路电路，其中该压控单元为压控延迟 线路。
7. 如权利要求6所述的延迟锁定回路电路，其中该压控延迟线路用来延 迟该输入时钟信号以输出该反馈时钟信号至该相位差检测器。
8. —种在延迟锁定回路电路中消除输入时钟信号及输出时钟信号间抖动和偏移的方法，该方法包含判别该输入时钟信号及反馈时钟信号间的相位差； 分割该输入时钟信号以产生参考时钟信号；根据该输入时钟信号及该反馈时钟信号间的相位差产生相应于该参考时 钟信号的数字信号；将该数字信号转换为模拟控制电压； 产生相应于该模拟控制电压的偏压；以及根据该偏压延迟该输入时钟信号而产生该输出时钟信号，其中该输出时 钟信号具有大致上与该输入时钟信号相等的相位。
9. 如权利要求8所述的方法，其中分割该输入时钟信号以产生该参考时 钟信号的步骤由时脉分割器执行。
10. 如权利要求8所述的方法，其中将该数字信号转换为该模拟控制电 压的步骤由数模转换器执行。
11. 如权利要求IO所述的方法，其中将该数字信号转换为该模拟控制电 压的步骤由电阻串数模转换器执行。
12. 如权利要求8所述的方法，其中根据该输入时钟信号及该反馈时钟 信号间的相位差产生相应于该参考时钟信号的该数字信号的步骤由移位寄存 器执行。
13. 如权利要求8所述的方法，其中根据该偏压延迟该输入时钟信号而 产生该输出时钟信号的步骤由压控延迟线路执行。
全文摘要
一种延迟锁定回路电路，包含时脉分割器、移位寄存器、数模转换器及压控延迟线路。时脉分割器分割输入时钟信号以输出参考时钟信号。移位寄存器由参考时钟信号触发而启动，并根据输入时钟信号及反馈时钟信号间的相位差输出相应于参考时钟信号的数字信号。数模转换器将移位寄存器所输出的数字信号转换为控制电压。压控延迟线路则根据数模转换器所转换的控制电压输出反馈时钟信号。另外，一种在延迟锁定回路电路中消除输入信号及输出信号间抖动和偏移的方法亦在此公开。
文档编号H03L7/06GK101453210SQ200810094810
公开日2009年6月10日 申请日期2008年4月28日 优先权日2007年12月5日
发明者黄志豪 申请人:奇景光电股份有限公司