专利名称：：低功率可变延迟电路的制作方法
技术领域：
：本申请总体上涉及延迟电路，更具体地，涉及具有一个或更多个被配置用于高度集成的环境中的低功率操作的延迟元件的可变延迟电路。
背景技术：
：半导体器件中的延迟电路控制输入信号的输出定时，使得该输入信号在预定的延迟之后作为该延迟电路的输出信号而被输出。在数字电路中，可以同时输入多个数字信号以用于处理，但是必须对应当使得这些输入的多个信号可根据其使用的顺序进行控制，以便于以适当的时间或时间间隔产生适当的信号(例如控制信号、数据信号等)，以正确地执行该数字电路要求的所需操作。一般地，根据延迟时钟周期的数量来度量与外部时钟相同步的同步电路中的信号延迟，该信号延迟一般被称为信号的时延。在这点上，延迟电路控制输入信号的时延。例如，传统的延迟电路使用预定数量的串联连接的移位寄存器SRI、SR2、SR3、...SR(n-l)、SR(n)来控制信号时延，并且这些串联连接的移位寄存器的操作通过时钟信号而被同步控制。每个移位寄存器被设计成提供一个时钟周期的延迟。因此，被输入到这一系列移位寄存器SR1到SR(n)中的输入信号在移位寄存器SR1到SR(n)的各个输出端处可以提供n个延迟输出信号Ll到L(n)。然后，该n个延迟信号Ll到L(n)中的任何一个可以被选作延迟输出信号。但是，存在与传统的延迟电路相关的许多问题。例如，如果期望0-16个时钟周期延迟中的任何一个，则将需要16个单元的串联连接的移位寄存器SR1到SR16。从每个移位寄存器中，在延迟元件SR1到SR16的每一级处产生延迟信号LO、Ll、L2、L3、...L16。延迟信号LO到L16中的任何一个可用于被选择以满足延迟电路操作的需要。这意味着，传统的延迟电路需要总共"n"个移位寄存器以用于在从0到"n"个时钟周期之间的无论何处的时延控制。因此，通过所寻求的最大时延来确定移位寄存器的数量，这意味着选择n个延迟信号(g卩，LO到L(n))之一所需的选择电路(例如复用器)的尺寸将随着移位寄存器的数量增加以实现更长时延而不可避免地不期望地大。这与现代电路设计所寻求的高度集成的器件相违背。对于更长的时延"n"，被输入到选择电路(例如复用器)中的信号LO到L(n)的数量将增加，并且与输入到复用器和从复用器输出的信号相关联的寄生电阻和寄生电容也将增大。将必需额外的缓存器以解决寄生电阻和寄生电容的问题，这又将需要不期望的增大的功率消耗和增大的电路尺寸。选择电路或复用器将响应于选择信号(例如SEL〈0:n〉)，以确定延迟信号(例如5L0到L(n))中的哪一个应该被输出。产生复用器控制信号S〈0:n〉所需的解码器的尺寸也将由于更大的时延"n"而不可避免地增大。例如，对于时延中的每一个时钟周期的增加，解码器的尺寸将加倍。由于电路中的控制0至IJ"n"个时钟周期的时延所需的所有"n"个延迟元件或移位寄存器必须一直被开启时，因此，不仅尺寸增大，而且电能消耗增加。此外，所需时延随着在日益发展的更加复杂的且被设计成执行许多不同的系统功能中的越来越多的系统功能的现代数字电路中所实现的日益提高的时钟频率而增加。为了执行更多的系统功能，将需要更多的执行所需功能而需要的电路。这又将需要更多的更大尺寸的延迟电路，以控制在增大的数量的电路中使用的输入/输出信号的信号定时。这将导致电能消耗增大，这违背了现代电路设计所寻求的低功率需求。
发明内容针对该背景而已开发了本发明的实施例。—种可变延迟电路，至少包括固定延迟单元、第一选择单元和可变延迟单元。固定延迟单元接收输入信号和至少一个表示第一延迟的第一延迟选择信号，固定延迟单元输出第一延迟信号，该第一延迟信号基本上是被延迟了第一延迟的输入信号。第一选择单元接收输入信号、第一延迟信号和至少一个第二延迟选择信号，并基于该至少一个第二延迟选择信号来输出该输入信号或该第一延迟信号。可变延迟单元接收第一选择单元的输出信号和至少一个表示第三延迟的第三延迟选择信号，并输出延迟输出信号，该延迟输出信号基本上是被延迟了第三延迟的选择单元的输出信号。第一延迟是O或是M单位延迟的X倍的固定延迟。第三延迟是选自O到N单位延迟的延迟，其中X、M或N是正整数。一单位延迟基本上等于在可变延迟电路中使用的时钟信号的一个预定周期。固定延迟单元至少包括X个固定延迟部分和X-l个选择部分。X个固定延迟部分中的每一个使输入信号延迟M个延迟单位。X-l个选择部分中的每一个接收X-1个第一选择信号中的一个。该X个固定延迟部分和X-l个选择部分以交替的方式串联连接，使得一个选择部分被连接在两个固定延迟部分之间。输入信号被施加到串联连接的X个固定延迟部分和X-l个选择部分中的第一固定延迟部分，并被施加到串联连接的X个固定延迟部分和X-l个选择部分中的每个选择部分。每个选择部分接收前一个连接的固定延迟部分的延迟输出，并将所接收的延迟信号或输入信号输出到下一个串联连接的固定延迟部分。串联连接的最后一个固定延迟部分将延迟信号输出到第一选择单元。当X-l个第一选择信号中的被接收的一个处于预定电平时，选择部分输出所接收的延迟信号，当X-1个第一选择信号中的被接收的一个不处于预定电平时，该选择部分输出输入信号。在根据本发明实施例的可变延迟电路中，固定延迟部分包括M个延迟元件，其中该延迟元件包括触发器，使得每个延迟元件被配置成提供1单位延迟。第一选择单元在第二延迟选择信号处于预定电平时输出第一延迟信号，并在第二延迟选择信号不处于预定电平时输出输入信号。该可变延迟单元包括串联连接的N个延迟元件，每个延迟元件被配置成提供l单位延迟；以及可变选择部分，该可变选择部分接收第一选择单元的输出以及N个延迟元件的输出和第三延迟选择信号。可变选择部分被配置成基于第三延迟选择信号而输出所接收的信号中的任何一个作为输出的延迟信号。一单位延迟基本上等于在可变延迟电路中使用的时钟信号的一个预定周期。在根据本发明的另一实施例的可变延迟电路中包括时钟分频器，该时钟分频器接收频率为F的时钟信号并输出多个具有不同频率的时钟信号，其中频率等于F/M的时钟信号被提供给固定延迟单元，并且其中频率为F/Y的多个时钟信号被提供给可变延迟部分，其中Y为M到1。每个固定延迟部分包括至少一个延迟元件，该延迟元件包括触发器，使得每个接收频率等于F/M的时钟信号的延迟元件被配置成提供M单位延迟的延迟。第一选择单元在第二延迟选择信号处于预定电平时输出第一延迟信号，并在第二延迟选择信号不处于预定电平时输出输入信号。可变延迟单元至少包括时钟选择部分，该时钟选择部分接收频率为F/Y(其中Y为M到1)的多个时钟信号以及一个或多个第三延迟选择信号，并将多个时钟信号之一输出到可变延迟部分；以及可变延迟部分，包括一个延迟元件，该延迟元件包括触发器，使得接收频率等于F/Y(其中Y为M到1)的时钟信号的可变延迟部分被配置成提供具有1到M单位延迟的延迟的输出信号。可变延迟单元还包括第二选择单元，该第二选择单元接收可变延迟部分的输出信号，输入信号和至少一个第四延迟选择信号，该第二选择单元基于该至少一个第四延迟选择信号而输出输入信号或可变延迟部分的输出信号。第二选择单元在第四延迟选择信号处于预定电平时输出可变延迟部分的输出信号，并在第四延迟选择信号不处于预定电平时输出输入信号。一单位延迟基本上等于在可变延迟电路中使用的时钟信号的一个预定周期。根据本发明的又一实施例的可变延迟电路至少包括计数控制器，该计数控制器确定何时开始计数操作并输出切换信号；计数部分，该计数部分对切换信号进行计数并输出第一计数码，其中第一计数码的初始值为固定值；以及输出信号产生部分，该输出信号产生部分在第一计数码达到预定值时输出信号。第一选择单元在第二延迟选择信号处于预定电平时输出第一延迟信号，并在第二延迟选择信号不处于预定电平时输出输入信号。可变延迟单元至少包括计数控制器，该计数控制器确定何时开始计数操作并输出切换信号；计数部分，该计数部分接收第三选择延迟信号并对切换信号进行计数以及输出第二计数码，其中第二计数码的初始值基于第三延迟选择信号来确定；输出信号产生部分，该输出信号产生部分在第二计数码达到预定值时输出信号。可变延迟单元还包括第二选择单元，该第二选择单元接收可变延迟单元的输出信号、输入信号以及至少一个第四延迟选择信号，第二选择单元基于该至少一个第四延迟选择信号而输出输入信号或输出信号。第二选择单元在第四延迟选择信号处于预定电平时输出可变延迟单元的输出信号，并在第四延迟选择信号不处于预定电平时输出输入信号。一个单位基本上等于在可变延迟电路中使用的时钟信号的一个预定周期。以下对本发明的各种实施例的详细描述的阅读以及观察相关联的附图，体现本发明特征的这些和各种其它的特征以及优点将变得明显。图1A是根据本发明实施例的数字延迟电路的电路框图；图IB是图1A的数字延迟电路的更详细的电路框图；图2是根据本发明的另一实施例的数字延迟电路的电路框图；图3A是根据本发明的又一实施例的数字延迟电路的电路框图；图3B是图3A中示出的可变延迟电路的固定延迟部分301的电路图；图3C是用于示出图3A-3B中所示的可变延迟电路的固定延迟部分301的操作的时序图；图3D是图3A所示的可变延迟电路的可变延迟部分307的电路图；图3E是用于示出图3A和3D中所示的可变延迟电路的可变延迟部分307的操作的时序图。具体实施例方式存在对解决与增加的时延控制需求相关联的问题的需要，该问题例如是通常与延迟电路中的复用器和解码器电路相关的增大的电路尺寸、以及通常与延迟电路中的移位寄存器的增加的数量相关的增大的电功率消耗。传统的延迟电路中的复用器和解码器的尺寸增加背后的一个原因是因为以下事实需要通过复用器来产生"n"个控制信号，以选择"n"个移位寄存器输出值中的一个。此外，当每个移位寄存器被设计成产生具有一个时延值的信号时，减小复用器和解码器的尺寸将很难减小由移位寄存器消耗的电功率。可以使用计数器来应用时延。当使用计数器来导致时延时，使得可以仅在接收到输入信号之后才开始操作该电路。但是这将需要附加电路来接纳重复的输入。数字逻辑是以二进制编码方式的，因此可以以二进制形式产生时延值。然后该二进制时延值可以被解码并被输入到复用器中作为控制信号。如果能够将时延值甚至随解码一起应用到多路复用器，则可以消除或减小解码器的尺寸。计数器使用二进制数，因此允许减小解码器的尺寸。因此，只要解码器尺寸的减小量比计数器所需的尺寸更多，则这将会实现净尺寸的减小。图1A示出了根据本发明的实施例的可变延迟电路100，该可变延迟电路100能够使输入信号IN延迟O至IJ"n"单位延迟，其中n二16。在图1A所示的实施例中，可按照时钟周期数表示单位延迟"n"，其中n=16。可变延迟电路100包括三个固定延迟部分110、120、130和可变延迟部分140。根据图1A中所示的实施例，每个固定延迟部分110、120、130提供4单位的延迟，而可变延迟部分140提供0-4单位的延迟。因此，可变延迟电路100以表1所示的方式使用这四个延迟部分，以产生0到16单位的延迟。<table>tableseeoriginaldocumentpage9</column></row><table>例如，为了提供1到4单位的延迟，可变延迟部分140将工作以产生期望的1到4的延迟。然后，为了提供10单位的延迟，提供2单位延迟的可变延迟部分140将与各提供4单位延迟的固定延迟部分120、130相协作。以如以上的表1中所示的该方式，延迟部分110、120、130、140将相互协作以产生0-16单位的延迟。虽然图1A示出了每个固定延迟部分110、120、130提供4单位的固定延迟，但是它们能够提供不同数量的固定单位延迟，这将是设计选择方面的问题，所有固定延迟部分110、120、130不一定需要提供相同数量的固定单位延迟(例如4)。每个固定延迟部分110、120、130可以被设计成使得每个能够提供与其它任何一个相同或不同的固定单位延迟。如图1A所示的可变延迟部分140被设置成最大可变延迟为4;但是，该单位延迟的上限可以被设置成电路设计者所期望的任何其它的单位。在图1A所示的实施例中，为了实现0-16的延迟，可变延迟单位的上限(例如4)应该被设置成至少与每个固定延迟部分110、120、130提供的固定延迟4相同或大于该固定延迟4。现在返回参考图1A，延迟选择信号SEL〈0:7〉(即，SEL〈0〉、SEL〈1〉、...SEL〈7>)将确定每个延迟部分110、120、130、140将如何协作，以提供0-16单位的延迟。选择部分150接收延迟输出A或输入信号IN，然后根据选择信号SEL〈0>来确定是否输出A或IN。选择部分160、170以相同的方式分别接收延迟输出B、C和输入信号IN，然后分别确定是输出B还是IN，或者是输出C还是IN。然后选择部分170的输出被输入到可变延迟部分140中，该可变延迟部分随后根据选择信号SEL〈3:7〉来确定0_4单位的延迟。因此，图1A中示出的可变延迟电路IOO将能够使输入信号IN延迟由选择信号SEL〈0:7〉确定的0-16单位的延迟，并输出延迟输出信号0UT。表2示出了对SEL〈0:7〉的分配，该分配将确定在通过图1A的可变延迟电路200提供的OUT信号中将反映0-16单位延迟中的哪一个。例如，施加到图1A的可变延迟电路100的SEL〈X0100001〉将导致输入信号IN的8单位的延迟；并且SEL〈11101000>将导致13单位的延迟。<table>tableseeoriginaldocumentpage11</column></row><table>在传统的延迟电路中，一个复用器或选择电路用于选择通过使用"n"个延迟元件(例如移位寄存器)来实现的、被延迟了0到"n"单位的延迟或时钟周期的信号中的一个。例如，对于16单位的延迟(即，n=16)，传统的延迟电路将需要17个选择信号SO到S16，以选择将通过移位寄存器(虽然L0与无延迟的输入信号相同)产生的17个延迟信号LO到L16中的任何一个，所有这17个延迟信号LO到L16被输入到单个复用器选择单元中。这意味着所有〃n〃+1个延迟信号LO到L(n)(例如，对于n=16来说是17个延迟信号LO到L16)被输入到一个选择复用电路中，因此，与本发明实施例的图IA所示的可变延迟电路100相比，本公开的
背景技术：
部分中所描述的传统延迟电路的选择复用电路上的负载要大得多。传统延迟电路的更大的负载的需要使得延迟电路的性能恶化，并导致了比根据本发明实施例的图1A的可变延迟电路100更大的功率消耗。可变延迟电路100使用选择两个输入信号(例如A或IN;B或IN;C或IN)之一所需的三个选择部分150、160、170，这与接收所有延迟信号L0到L(n)的传统的单个单元选择复用器不同。此外，根据本发明的实施例的可变延迟电路100仅使用8个选择信号SEL〈0:7>以用于17个不同的延迟输出(也参见表2)。相反地，
背景技术：
中所描述的传统的延迟电路将需要至少17个选择信号L〈0:16〉，以用于17个不同的延迟输出。该选择信号的显著减少导致了用于可变延迟电路的所需布线的减少。这有利于实现更紧凑的设计以及避免线路间电容问题。图1B示出了根据本发明实施例的如图1A中所示的可变延迟电路100的更加详细的视图。各个固定延迟部分110、120、130可以通过串联连接的、与时钟信号相同步的四个触发器(分别是111-114、121-124、131-134)来构成，以在每个固定延迟部分110、120、130处实现4单位的延迟。诸如各个固定延迟部分110、120、130中的触发器之类的延迟部件的数量可以根据在各个固定延迟部分110、120、130处所需要的单位延迟的数量而变化。根据本发明的实施例的可变延迟部分140也使用四个串联连接的延迟部件141-144(例如触发器)，但是，在各个延迟部件141、142、143、144的各个输入端和输出端处的五个延迟信号被输入到可变选择部分145中。四个选择信号SEL〈3:7〉被输入到可变选择部分145中，并且由SEL〈3:7〉来确定针对输出信号C的0_4单位的附加延迟中的任何一个。参考表1-2应容易理解，当n=16时结合选择信号SEL〈0:7〉对延迟部分110、120、130、140的操作。图2示出了根据本发明另一实施例的可变延迟电路200。图2的可变延迟电路200以与图1A-1B的可变延迟电路100相类似的方式来操作，但其具有更少数量的延迟部件(例如触发器)。这是通过使用接收基本时钟信号CLK和输出多个分频时钟信号CLK-1/2、CLK-l/3、CLK-1/4的时钟分频器202来实现的，所有这些分频时钟信号是基于输入的基本时钟信号CLK来产生的。基于基本时钟信号CLK来度量通过可变延迟电路200的CLK提供的信号延迟。通过时钟分频器202来产生多个分频时钟信号CLK-l/2、CLK-l/3、CLK-1/4,其不是为了度量延迟的目的，而是作为一种用于使在下文中将更加详细说明的电路中使用的延迟部件的数量最小化的方式。可变延迟电路200包括固定延迟部分210、220、230，每个固定延迟部分210、220、230由一个触发器211、221、231构成，这些触发器211、221、231分别从时钟分频器202接收分频时钟信号CLK-1/4，用以实现4个时钟周期的预定延迟。可变延迟部分240也包括一个触发器241，但是，与固定延迟部分210、220、230不同的是，可变延迟部分240可以接收分频时钟信号CLK-l/2、CLK-l/3、CLK-1/4和CLK中的任何一个，这由时钟选择部分204来确定。各个分频时钟信号CLK-l/2、CLK-l/3、CLK-1/4中的分数部分表示各个分频时钟信号CLK-l/2、CLK-l/3、CLK-1/4的频率与基本时钟信号CLK的频率的比。例如，分频时钟信号CLK-1/2的频率将是基本时钟信号CLK的频率的二分之一；分频时钟信号CLK-1/3的频率将是基本时钟信号CLK的频率的三分之一；同样地，分频时钟信号CLK-1/4的频率将是基本时钟信号CLK的频率的四分之一。根据图2所示的本发明的实施例，每个固定延迟部分210、220、230提供分频时钟信号CLK-1/4的1个周期的固定延迟，这将等于基本时钟信号CLK的4个周期。因此，每个固定延迟部分210、220、230将提供根据基本时钟信号CLK度量的4个周期的净延迟。替代性地，每个固定延迟部分210、220、230将分别可以使用多于一个的触发器(例如211、221、231)。例如，固定延迟部分(例如210)将可以由串联连接的两个触发器构成，并使CLK-l/2信号(而不是CLK-1/4信号)延迟。通过串联的两个触发器而被延迟的CLK-1/2的净延迟将等于基本时钟信号CLK的4个周期的净延迟。在设计各个固定延迟部件210、220、230时使用触发器或其它类型的信号延迟部件的不同组合是可以的，并且在本发明的范围和精神之内。在图2中，固定延迟部分210、220、230被布置成与选择电路250、260、270之一相串联，选择电路250、260、270与串联连接的固定延迟部分210、220、230中的任何两个相连接。如图2中所示，选择电路250、260、270分别接收选择信号SEL〈0>、SEL〈1>、SE〈2>。选择部分270的输出端被连接到可变延迟部分240，然后可变延迟部分240的输出端被连接到接收选择信号SEL〈3>的另一选择部分242。输入信号IN被输入到串联连接的固定延迟部分210、220、230中的第一个固定延迟部分210。输入信号IN也被输入到接收选择信号SEL〈0>、SEL〈1>、SEL〈2>、SEL〈3>的每个选择部分250、260、270和242(见图2)。如上文已经讨论的，每个固定延迟部分210、220、230接收分频时钟信号CLK_l/4。然而，可变延迟部分240可以接收分频时钟信号CLK-l/2、CLK-l/3、CLK-1/4中的任何一个，这取决于选择信号SEL〈4:7〉。例如，当SEL〈4>是1时，时钟选择部分204将基本时钟信号CLK输出到可变延迟部分240;当SEL〈5>是1时，时钟选择部分204将基本时钟信号CLK-1/2输出到可变延迟部分240;当SEL〈6>是1时，时钟选择部分204将基本时钟信号CLK-1/3输出到可变延迟部分240;类似地，如果SEL〈7>是1，则时钟选择部分204将基本时钟信号CLK-1/4输出到可变延迟部分240。因此，取决于选择信号SEL〈4:7〉的状态，包括触发器241的单个延迟元件的可变延迟部分240能够延迟1到4中的任何一种。也就是说，当SEL〈4>为1时通过可变延迟部分240将导致1CLK周期的净延迟；当SEL〈5>为1时通过可变延迟部分240将导致2CLK周期的净延迟；当SEL〈6>为1时通过可变延迟部分240将导致3CLK周期的净延迟；当SEL〈7>为1时通过可变延迟部分240将导致4CLK周期的净延迟。为了提供0延迟，选择部分242被设置成接收可变延迟部分240的输出信号。根据选择信号SEL〈3〉，选择部分242能够选择其输出信号，如无延迟的IN信号或具有延迟的可变输出部分240的输出。例如，当SEL〈3〉为0(表示0延迟)时，选择部分242输出IN信号作为可变延迟电路200的最终输出。虽然图2示出了可变延迟部分240包括一个触发器241，但是多于一个的触发器或其它类似的延迟元件可以以与以上讨论的固定延迟部分210、220、230相同的方式构成可变延迟部分240，这种情况也在本发明的范围和精神之内。因此，图2中所示的可变延迟电路200能够使输入信号IN延迟通过选择信号SEL〈0:7〉确定的0-16单位的延迟，并输出延迟信号0UT。表3示出了SEL〈0:7〉的分配，其将确定在通过图2的可变延迟电路200提供的OUT信号中反映0-16单位延迟中的一个。例如，施加到图2的可变延迟电路200的SEL〈X0110001〉将导致输入信号IN的8单位的延迟；而SEL〈11110100〉将导致13单位的延迟。<table>tableseeoriginaldocumentpage14</column></row><table>图2的使用4个触发器的可变延迟电路200在其与图1A-1B中所示的使用16个触发器的可变延迟电路100相比时需要更少数量的触发器。触发器数量的减少将导致电路面积的减小和减少的功率消耗。在图2的可变延迟电路200的情况下，在将其与图1A-1B的可变延迟电路100相比较时将额外地需要时钟分频器202。但是，无论如何时钟分频器典型地呈现为半导体存储器件的一部分，因此，包括时钟分频器并不意味着电路面积的增加。此外，当多于一个的图2的可变延迟电路200被设计在半导体存储器件中时，这些多个可变延迟电路(例如200)可以共用一个公共时钟分频器(例如202)，该公共时钟分频器已被发现呈现为存储器件的一部分。在这一点上，图2的可变延迟电路200中的时钟分频器202的存在不会导致由于增加的电路面积而产生的问题。图3A示出了根据本发明的另一实施例的可变延迟电路300，其能够使输入信号IN延迟O至lj"n"单位的延迟。单位延迟"n"可以被表现为时钟周期的数量的形式，其中在包括图3A所示的一个实施例的本发明的各实施例中n=16。可变延迟电路300包括三个固定延迟部分301、303、305和可变延迟部分307。根据图3A所示的实施例，每个固定延迟部分301、303、305提供4单位的延迟，并且可变延迟部分307提供0_4单位的延迟。但是，通过每个固定延迟部分301、303、305和可变延迟部分307提供的最大延迟不限于4;为每个延迟部分301、303、305和307设置不同单位的延迟将是设计选择的问题。如图3A所示，固定延迟部分和可变延迟部分301、303、305和307被布置成与连接在两个可变延迟部分之间的选择部分302、304、306之一相串联。此外，选择部分344被连接成从可变延迟部分307接收输出信号，最终的延迟输出信号OUT通过选择部分344输出。输入信号IN被输入到可变延迟部分301和每个选择部分302、304、306、344中。各个固定延迟部分301、303、305分别包括时钟控制部分311、321、331;计数部分312、322、332;输出信号产生部分313、323、333、343。每个固定延迟部分301、303、305以相同方式操作，因此，在下文中将参考图3B中所示的固定延迟部分301对操作细节进行详细描述。图3B示出了固定延迟部分301的详细电路图。相应地，下面将对可变延迟电路300的详细操作进行详细描述。参考图3A-3B，脉冲信号INPULSE被输入到计数部分312以及时钟控制部分311的反相器611中。对于图3A的时钟控制部分321、331、341，INPULSE信号将分别是选择部分302、304、306的输出信号。在固定延迟部分301中，脉冲信号INPULSE被输入到反相器611中，通过输出信号产生部分313的或非(NOR)门627输出的延迟脉冲信号OUTPULSE是被延迟了预定单位延迟的信号，根据本发明的实施例，该预定单位延迟被设置为4。也就是说，通过固定延迟部分301、303、305输出的OUTPULSE信号分别被输入到选择部分302、304、306中。复位信号RESETB被输入到时钟控制部分311的与非(NAND)门613中，该复位信号RESETB在可变延迟电路300未操作的时段期间被设置成预定电平(例如低)，而在可变延迟电路300操作的时段期间被设置成另一预定电平(例如高)。计数器控制部分311也从输出信号产生部分313接收两个控制信号EQUALB、EQUALD。这两个控制信号EQUALB、EQUALD是反映被输出的OUTPULSE信号且与被输出的OUTPULSE信号相关的信号。也就是说，作为对EQUALB、EQUALD控制的替代，还可以将计数器控制部分311设计成接收作为反馈信号的OUTPUSE信号来代替EQUALB和EQUALD控制信号。固定延迟部分301响应于INPULSE信号而使能至计数部分312的CLKIN信号，并基于EQUALB和EQUALD控制信号而禁用CLKIN信15号。计数部分312对CLKIN信号进行计数，并将计数码CNT〈1:0>输出到输出信号产生部分313。输出信号产生部分313在计数码CNT〈1:0〉到达预定计数水平时产生OUTPULSE信号。时钟控制部分311的电路包括以如图3B中所示的方式布置的反相器611、616，NAND门612、613、617，NOR门614、615。时钟控制部分311进行操作以在INPULSE信号被设置为高的时间和OUTPULSE信号被输出的时间之间的时段期间切换(toggle)CLKIN信号。在该时段之外，时钟控制部分311不允许CLKIN信号被切换。在INPULSE信号被输入时，计数部分312将计数码CNT〈1:0>初始化成预定的计数水平。如前所述，当INPULSE信号被输入时，输入到计数部分312中的CLKIN信号将开始切换。相应地，当INPULSE信号被输入时，计数部分312将从预定的计数水平开始计数。根据图3B中所示的实施例，计数码CNT〈1:0〉的预定计数水平是(1，1);但是，应容易理解，根据设计的需要可以预设不同的值。输出信号产生部分313包括NAND门621、反相器622-626以及NOR门627。输出信号产生部分313在计数码CNT〈1:0>达到预定计数水平(1，1)时输出OUTPULSE信号。当INPUTPUSLE信号被输入时，计数码CNT〈1:0〉被初始化为(1，1)，这时通过计数部分312开始对CLKIN计数。当计数码CNT〈1:0〉再次被设置成(l，l)时，输出OUTPULSE信号。因此，在预定的4个时钟周期的延迟后输出信号OUTPULSE被输出。现在参考图3C的时序图，下面将对可变延迟电路300的固定延迟部分301的操作进行更加详细的描述。在INPULSE信号被置为高之前的时间间隔期间，时钟使能信号CLK_EN被设置为低，这将不允许计数部分312接收根据时钟信号CLKB而被切换的CLKIN信号，其中时钟信号CLKB是CLK的反信号。然后，当接收到INPULSE信号的脉冲时，CLK_EN信号被使能为高并且计数码CNT〈1:1>被初始化为(1，1)。当时钟使能信号CLK_EN为高时，CLKIN信号将被输入到计数部分312中作为切换信号。计数部分312基于CLKIN信号的切换而开始对计数值CNT〈1:0>进行计数，从初始值(l，l)到(O，O)到(O，l)到(l，O)到(l，l)。当计数值CNT〈1:0〉计数到(l，l)时，EQUALB控制信号从低电平跃变为高电平；在延迟之后，EQUALD控制信号从高电平跃变为低电平。如图3C所示，当EQUALB控制信号和EQUALD控制信号均为低时，产生OUTPULSE脉冲。然后时钟使能信号CLK—EN跃变为低电平，这于是导致计数部分312停止计数。因此，根据图3A-3C所示的实施例，在从INPULSE脉冲被输入时起后的四个时钟周期延迟之后产生输出脉冲信号OUTPULSE。因此，图3A-3B的固定延迟部分301的时钟控制部分311在两个脉冲信号INPULSE和OUTPULSE之间输出如图3C所示的切换CLKIN信号。这意味着固定延迟部分301在这两个脉冲信号INPULSE和OUTPULSE期间消耗功率，而在这两个脉冲信号INPULSE和OUTPULSE之外基本没有功率消耗。这会导致第一延迟部分301的功率消耗的显著减少。图3D示出了根据本发明实施例的图3A中所示的可变延迟部分307的详细电路图。图3E是针对图3A和图3D的可变延迟部分307的操作的时序图。在图3D中，INPULSE脉冲信号是被可变延迟电路307延迟的信号，OUTPULSE是通过可变延迟部分307输出的信号。可变延迟电路307的复位信号RESETB在可变延迟电路307未操作时保持处于预定电平(例如低)，而在可变延迟电路307操作时保持处于另一预定电平(例如高)。结合图3D的可变延迟部分307的电路图来参考图3E的电路时序图，可变延迟部分307包括计数器控制部分341，该计数器控制部分341响应于INPULSE信号而使能CLKIN信号，并基于EQUALB信号和EQUALD信号而禁用该使能的CLKIN信号。基于EQUALB信号和EQUALD信号来产生OUTPULSE信号。可变延迟电路300的计数器控制部分341的基本电路结构与图3A-3C所示的固定延迟部分301、303、305的计数器控制部分311、321、331相同。可变延迟部分307还包括计数部分342，该计数部分342接收从计数器控制部分341输出的CLKIN切换信号。可变延迟部分307还包括计数部分342，该计数部分342对CLKIN信号进行计数并输出计数码CNT〈1:0〉；并且可变延迟部分307包括输出信号产生部分343，该输出信号产生部分343在计数码CNT〈1:0〉被计数到预定值时输出OUTPULSE。如图3D所示的可变延迟部分307与固定延迟部分301、303、305基本上相同。但是，可变延迟部分307与固定延迟部分301、303、305的不同之处在于，可变延迟部分307中的计数部分342的初始计数码CNT〈1:0〉可以被设置成与作为用于固定延迟部分301、303、305的情况的(l，l)不同的值。也就是说，计数部分342响应于INPULSE信号的输入而将计数码CNT〈1:0>初始化为SEL〈4:5〉。在图3D所示的实施例中，响应于脉冲信号INPULSE的输入，计数值CNT〈1>被初始化为选择信号SEL〈5>的值，而计数值CNT〈0>被初始化为选择信号SEL〈5>的值。这与图3B中所示的固定延迟部分301的计数部分312不同，在图3B中，计数部分312总是被初始化成计数值CNT〈1:0〉为(1:1)。替代性地，根据选择信号SEL〈5，4>，计数部分342的计数值CNT〈1:0〉可以被初始化为(l，l)、(O，O)、(O，l)和(l，O)中的任何一个。这允许计数部分542能够将计数的数目在0-4时钟周期之间的无论何处改变，其中0-4时钟周期等于可变延迟部分307的0-4个延迟。现在参考图3E的时序图，下面将对图3D中所示的可变延迟部分307的操作进行更详细的说明。在脉冲信号INPULSE被输入到可变延迟部分307之前，时钟使能信号CLK_EN将保持为低电平。当CLK—EN信号保持在低电平时，输入到计数部分342中的CLKIN信号不是切换信号。当输入脉冲信号INPULSE被输入到可变延迟部分307时，这种情况发生变化，这时，时钟使能信号CLK_EN被设置为高电平，并且计数值CNT〈1，0>被初始化为SEL〈5，4>。如图3E所示，计数部分342的初始计数值CNT〈1:0〉是(O，l)。如图3E所示，在该时段期间，时钟使能信号CLK—EN被设置为高电平，从计数器控制部分341输入到计数部分342的CLKIN信号是切换信号。响应于切换的CLKIN信号，计数部分342将从初始化的计数值CNT〈1:0>启动计数操作，其中初始化的计数值CNT〈1:0>在图3E所示的实施例中是(0，1)。当计数值CNT〈1:0〉计数到(l，l)时，EQUALB控制信号将从低电平跃变为高电平；在延迟之后，EQUALD控制信号将从高电平跃变为低电平。如图3E所示，当EQUALB控制信号和EQUALD控制信号均为低时，产生OUTPULSE脉冲。然后，时钟使能信号CLK_EN跃变为低电平，这于是导致计数部分342停止计数。因此，根据图3D-3E所示的实施例，从INPULSE脉冲被输入时起两个时钟周期延迟之后产生输出脉冲信号OUTPULSE。这样，取决于根据选择信号SEL〈5:4>来预设的初始化的计数值CNT〈5:4>，可变延迟部分307能够将延迟改变为在从0到4个时钟周期中的无论何处的任何单位延迟。明显的是，本发明很适于获得所提及的结果和优点以及本文所固有的那些结果和17优点。虽然为了本公开的目的描述了包括目前优选实施例的各种实施例，但是可以进行各种改变和变型，其充分地在本发明的范围之内。可以进行易于向本领域技术人员建议的许多其它改变，这些改变被包含在所公开的和从属权利要求所限定的本发明的精神之中。权利要求一种可变延迟电路，包括固定延迟单元，所述固定延迟单元接收输入信号和至少一个表示第一延迟的第一延迟选择信号，所述固定延迟单元输出第一延迟信号，所述第一延迟信号基本上是被延迟了所述第一延迟的输入信号；第一选择单元，所述第一选择单元接收所述输入信号、所述第一延迟信号和至少一个第二延迟选择信号，所述第一选择单元基于所述至少一个第二延迟选择信号而输出所述输入信号或所述第一延迟信号；以及可变延迟单元，所述可变延迟单元接收所述第一选择单元的输出信号和至少一个表示第三延迟的第三延迟选择信号，所述可变延迟单元输出延迟输出信号，所述延迟输出信号基本上是被延迟了所述第三延迟的选择单元的输出信号。2.根据权利要求1所述的可变延迟电路，其中所述第一延迟为0或M单位延迟的X倍的固定延迟，并且其中所述第三延迟是选自0到N单位延迟的延迟，其中X、M或N是正整数。3根据权利要求2所述的可变延迟电路，其中一单位延迟基本上等于在所述可变延迟电路中使用的时钟信号的一个预定周期。4.根据权利要求2所述的可变延迟电路，其中所述固定延迟单元包括X个固定延迟部分，每个固定延迟部分使所述输入信号延迟M单位延迟；X-l个选择部分，每个选择部分接收X-1个第一选择信号中的一个；其中所述X个固定延迟部分和所述X-l个选择部分以交替的方式串联连接，使得一个选择部分被连接在两个固定延迟部分之间；其中所述输入信号被施加到所述串联连接的X个固定延迟部分和X-1个选择部分中的第一固定延迟部分，并被施加到所述串联连接的X个固定延迟部分和X-l个选择部分中的每个选择部分；其中每个选择部分接收前一个连接的固定延迟部分的延迟输出，并将所接收的延迟信号或输入信号输出到下一个串联连接的固定延迟部分；以及其中串联连接的最后一个固定延迟部分将所述延迟信号输出到第一选择单元。5.根据权利要求4所述的可变延迟电路，其中，当X-1个第一选择信号中的被接收的一个处于预定电平时，所述选择部分输出所接收的延迟信号，当X-1个第一选择信号中的被接收的一个不处于预定电平时，所述选择部分输出所述输入信号。6.根据权利要求5所述的可变延迟电路，其中所述固定延迟部分包括M个延迟元件，所述延迟元件包括触发器，其中每个延迟元件被配置成提供1单位延迟。7.根据权利要求4所述的可变延迟电路，其中所述第一选择单元在所述第二延迟选择信号处于预定电平时输出所述第一延迟信号，并在所述第二延迟选择信号不处于预定电平时输出所述输入信号。8.根据权利要求7所述的可变延迟电路，其中所述可变延迟单元包括串联连接的N个延迟元件，每个延迟元件被配置成提供1单位延迟；以及可变选择部分，所述可变选择部分接收所述第一选择单元的输出和所述N个延迟元件的输出以及第三延迟选择信号，其中所述可变选择部分被配置成基于第三延迟选择信号而输出所接收的信号中的任何一个作为所述延迟输出信号。9.根据权利要求8所述的可变延迟电路，其中一单位延迟基本上等于在可变延迟电路中使用的时钟信号的一个预定周期。10.根据权利要求5所述的可变延迟电路，还包括时钟分频器，所述时钟分频器接收频率为F的时钟信号，并输出多个不同频率的时钟信号；其中频率等于F/M的时钟信号被提供给所述固定延迟单元，以及其中频率为F/Y的多个时钟信号被提供给可变延迟部分，其中Y为M到1。11.根据权利要求10所述的可变延迟电路，其中每个所述固定延迟部分包括一个延迟元件，所述延迟元件包括触发器，使得每个接收频率等于F/M的时钟信号的延迟元件被配置成提供M单位延迟的延迟。12.根据权利要求11所述的可变延迟电路，其中所述第一选择单元在所述第二延迟选择信号处于预定电平时输出所述第一延迟信号，并在所述第二延迟选择信号不处于预定电平时输出所述输入信号。13.根据权利要求12所述的可变延迟电路，其中所述可变延迟单元包括时钟选择部分，所述时钟选择部分接收频率为F/Y的多个时钟信号以及一个或多个所述第三延迟选择信号，并将所述多个时钟信号中的一个输出到可变延迟部分，其中Y为M到1;以及可变延迟部分，所述可变延迟部分包括一个包括触发器的延迟元件，使得接收频率等于F/Y的时钟信号的可变延迟部分被配置成提供具有1到M单位延迟的延迟的输出信号，其中Y为M到1。14.根据权利要求13所述的可变延迟电路，所述可变延迟单元还包括第二选择单元，所述第二选择单元接收所述可变延迟部分的输出信号、所述输入信号和至少一个第四延迟选择信号，所述第二选择单元基于所述至少一个第四延迟选择信号而输出所述输入信号或所述可变延迟部分的输出信号。15.根据权利要求14所述的可变延迟电路，其中所述第二选择单元在所述第四延迟选择信号处于预定电平时输出所述可变延迟部分的所述输出信号，并在所述第四延迟选择信号不处于预定电平时输出所述输入信号。16.根据权利要求15所述的可变延迟电路，其中一单位延迟基本上等于在所述可变延迟电路中使用的时钟信号的一个预定周期。17.根据权利要求5所述的可变延迟电路，其中所述固定延迟部分包括计数控制器，所述计数控制器确定何时开始计数操作并输出切换信号；计数部分，所述计数部分对所述切换信号进行计数并输出第一计数码，其中所述第一计数码的初始值为固定值；输出信号产生部分，所述输出信号产生部分在所述第一计数码达到预定值时输出信号。18.根据权利要求17所述的可变延迟电路，其中所述第一选择单元在所述第二延迟选择信号处于预定电平时输出所述第一延迟信号，并在所述第二延迟选择信号不处于预定电平时输出所述输入信号。19.根据权利要求18所述的可变延迟电路，其中所述可变延迟单元包括计数控制器，所述计数控制器确定何时开始计数操作并输出切换信号；计数部分，所述计数部分接收所述第三选择延迟信号并对所述切换信号进行计数以及输出第二计数码，其中所述第二计数码的初始值是基于所述第三延迟选择信号而确定的；输出信号产生部分，所述输出信号产生部分在所述第二计数码达到所述预定值时输出信号。20.根据权利要求19所述的可变延迟电路，还包括第二选择单元，所述第二选择单元接收所述可变延迟单元的输出信号、所述输入信号以及至少一个第四延迟选择信号，所述第二选择单元基于所述至少一个第四延迟选择信号而输出所述输入信号或所述可变延迟单元的输出信号。21.根据权利要求20所述的可变延迟电路，其中所述第二选择单元在所述第四延迟选择信号处于预定电平时输出所述可变延迟单元的输出信号，并在所述第四延迟选择信号不处于预定电平时输出所述输入信号。22.根据权利要求19所述的可变延迟电路，其中一单位延迟基本上等于在所述可变延迟电路中使用的时钟信号的一个预定周期。23.根据权利要求8所述的可变延迟电路，其中所述第三延迟选择信号包括N+1个信号。24.根据权利要求10所述的可变延迟电路，其中所述时钟信号的数量为M。25.根据权利要求17所述的可变延迟电路，其中所述计数部分执行M个计数操作。全文摘要本发明公开了一种低功率可变延迟电路，至少包括固定延迟单元、第一选择单元和可变延迟单元。固定延迟单元接收输入信号和表示第一延迟的第一延迟选择信号，并输出第一延迟信号，该第一延迟信号基本上是被延迟了第一延迟的输入信号。第一选择单元接收输入信号、第一延迟信号和第二延迟选择信号，并基于第二延迟选择信号来将输入信号或第一延迟信号输出到可变延迟单元。可变延迟单元也接收表示第三延迟的第三延迟选择信号，并输出输出信号，该输出信号基本上是被延迟了第三延迟的选择单元的输出信号。第一延迟为0或M个延迟单位的X倍。第三延迟是选自0到N个延迟单位的延迟。文档编号H03K5/135GK101771403SQ200910261159公开日2010年7月7日申请日期2009年12月28日优先权日2008年12月26日发明者吴益秀,宋喜雄,崔海郎,张在旻,朴昌根,李智王,金亨洙,金龙珠,韩成宇,黄太镇申请人:海力士半导体有限公司