专利名称：用于提供备选导体以连接振荡器电路中的部件的技术的制作方法
技术领域：
本发明涉及电子电路，并且更具体地，涉及用于提供连向振荡器电路中的部件的可选连接的技术。
背景技术：
锁相环电路通常使用振荡器电路响应于输入时钟信号生成输出时钟信号。
发明内容
根据本发明的某些实施例，振荡器电路包括通过第一导电层中的路由导体交叉耦合的晶体管。振荡器电路还可以包括变容器、电容器和第二导电层中的备选导体。备选导体形成晶体管之一与电容器或变容器之间的至少一部分连接。本发明包括用于实施此处所述的实施例的电路和方法。在考虑以下详细说明和附图时，本发明的各种目的、特征和优点将变得显而易见。
图1示出了能够包括本发明的各实施例的锁相环(PLL)电路的例子。图2是根据本发明实施例的电感器电容器(LC)压控振荡器(VCO)的示意图。图3A至图3B是根据本发明实施例的示出金属备选件的例子的自上而下的视图的工艺布局图。图3C是根据本发明实施例的示出用于电感器的金属备选件的例子的自上而下的视图的工艺布局图。图3D至图3E是根据本发明的另一实施例的示出用于电感器的金属备选件的例子的自上而下的视图的工艺布局图。图4是能够包括本发明的各方面的现场可编程门阵列(FPGA)的简化部分方框图。图5示出了能够体现本发明的技术的示意性数字系统的方框图。
具体实施例方式图1示出了能够包括本发明的各实施例的锁相环(PLL)电路100的例子。PLL 100 包括相位频率检测器(PFD)电路101、电荷泵(CP)电路102、环路滤波器(LF)电路103、压控振荡器(VCO)电路104和分频器电路105。PLL 100是能够包括本发明的各实施例的PLL 的一个例子。应该理解本发明的各实施例能够与具有多种其它配置的PLL —起使用。PLL 100典型地被制造在集成电路上。PLL 100例如能够被制造在专用集成电路(ASIC)上或可编程逻辑集成电路上，诸如现场可编程门阵列(FPGA)上。输入基准时钟信号RCLK被传送到相位频率检测器(PFD)电路101的第一输入端。 PFD 101将基准时钟信号RCLK的相位和频率与反馈时钟信号FBCLK的相位和频率进行比较以在UP和DN输出相位误差信号中生成脉冲。 UP和DN信号被传送到电荷泵(CP)电路102的输入端。电荷泵(CP) 102响应于UP 和DN信号控制其输出控制电压VCL。电荷泵102的输出控制电压VCL由环路滤波器(LF) 电路103低通滤波。CP 102响应于UP信号中的逻辑高脉冲将电荷发送到环路滤波器103。 CP 102响应于DN信号中的逻辑高脉冲从环路滤波器103排出电荷。由LF块103滤波的控制电压VCL被传送到压控振荡器(VCO)电路104的输入端。 VCO 104响应于控制电压VCL生成周期性输出时钟信号。VCO 104的输出时钟信号被传送到分频器电路105。分频器电路105通过分频值将VCO 104的输出时钟信号的频率进行划分以生成频分反馈时钟信号FBCLK。当基准时钟信号RCLK的频率大于反馈时钟信号FBCLK的频率时，PFD 101在UP信号中生成比在DN信号中的逻辑高脉冲长的逻辑高脉冲。当UP信号中的逻辑高脉冲比DN 信号中的逻辑高脉冲长时，CP 102增加控制电压VCL，使得VCO 104的周期性输出时钟信号的频率增加，其使得FBCLK信号的频率增加。当反馈时钟信号FBCLK的频率大于基准时钟信号RCLK的频率时，PFD 101在DN信号中生成比在UP信号中的逻辑高脉冲长的逻辑高脉冲。当DN信号中的逻辑高脉冲比UP 信号中的逻辑高脉冲长时，CP 102降低控制电压VCL，使得VCO 104的周期性输出时钟信号的频率降低，其使得FBCLK信号的频率降低。VCO 104响应于控制电压VCL的变化改变其输出时钟信号的频率，直到基准时钟信号RCLK和反馈时钟信号FBCLK的频率和相位一致。当基准时钟信号RCLK和反馈时钟信号FBCLK具有相同的频率和相位时，PLL 100处于锁定模式。图2是根据本发明实施例的电感器电容器(LC)压控振荡器(VC0)200的示意图。LC VCO 200 (此处也称作VCO 200)是能够被用来实施图1中的VCO 104的架构的一个例子。 VCO 200包括ρ沟道场效应晶体管(FET) 201-202、n沟道FET 210-211、电感器209、变容器 203-206、电容器 221-226、开关 231-236 以及金属备选件 207-208 和 212-216。VCO 200 中的晶体管可以是例如金属氧化物半导体FET(即，M0SFET)。晶体管能够实施开关231-236。变容器203、204、205和206是具有可变电容的电容器。每个变容器203-206的电容取决于变容器两端的电压。变容器203-306可以是例如反向偏置二极管或者MOS变容器。MOS变容器是其中体区域不是ρ型的η沟道MOSFET。MOS变容器中的体区域位于N型阱中，而不是P型衬底。如图2所示，电荷泵102生成被传送给每个变容器203-206的端子的控制电压VCL。每个变容器203-206的电容响应于变容器两端的电压中的变化而改变。变容器 203-206两端的电压响应于控制电压VCL和节点241-242处的电压中的变化而改变。ρ沟道晶体管201-202是交叉耦合的。ρ沟道晶体管201的栅极被耦合到ρ沟道晶体管202的漏极。ρ沟道晶体管202的栅极被耦合到ρ沟道晶体管201的漏极。晶体管 201-202的源极被耦合以接收电源电压VCC。晶体管201的漏极被耦合到金属备选件207、 变容器205、电感器209、晶体管210的漏极、电容器223和金属备选件213。晶体管202的漏极被耦合到金属备选件208、变容器206、电感器209、晶体管211的漏极、电容器224和金属备选件214。η沟道晶体管210-211是交叉耦合的。η沟道晶体管210的栅极被耦合到η沟道晶体管211的漏极。η沟道晶体管211的栅极被耦合到η沟道晶体管210的漏极。晶体管 210-211的源极被耦合以接收公共地电压。VCO 200在输出节点241处生成具有0°相位的第一数字输出时钟信号CLK0UT1。 VCO 200在输出节点242处生成第二数字输出时钟信号CLK0UT2。第二输出时钟信号 CLK0UT2具有相对于第一输出时钟信号CLK0UT1偏移了 180°的相位。晶体管201-202和 210-211导通和截止以在输出时钟信号CLK0UT1和CLK0UT2中产生逻辑高和逻辑低状态之间的转变。当晶体管201和211导通时，晶体管202和210截止。当晶体管202和210导通时，晶体管201和211截止。CLK0UT1或者CLK0UT2能够被传送到分频器105以生成反馈时钟信号FBCLK。VCO 200中的电感器209和变容器203-206形成并联谐振LC槽路。变容器203-206 的电容响应于由电荷泵102引起的控制电压VCL中的变化而改变。LC槽路随着控制电压 VCL调谐变容器203-306的电容而定位其振荡频率。V⑶200的输出时钟信号CLK0UT1和 CLK0UT2的频率调谐范围被示出在等式(1)中。
权利要求
1.一种振荡器电路，包括第一晶体管，通过第一导电层中的路由导体交叉耦合； 第一变容器； 第一电容器；和第一备选导体，在第二导电层中形成所述第一晶体管之一与所述第一电容器和所述第一变容器之一之间的至少一部分连接。
2.如权利要求1限定的振荡器电路，进一步包括电感器，通过所述第一导电层中的路由导体耦合到所述第一晶体管之一；和第二备选导体，在所述第二导电层中形成所述电感器的第一部分，其中所述电感器的第二部分形成在所述第一导电层中。
3.如权利要求1限定的振荡器电路，进一步包括第一开关，通过所述第一导电层中的路由导体耦合到所述第一电容器； 第二电容器；第二开关，通过所述第一导电层中的路由导体耦合到所述第二电容器；和第二备选导体，在所述第二导电层中形成所述第二电容器与所述第一电容器之间的至少一部分连接，其中所述第一备选导体被耦合到所述第一导电层中的路由导体。
4.如权利要求3限定的振荡器电路，进一步包括 第三电容器；第三开关，通过所述第一导电层中的路由导体耦合到所述第三电容器；和第三备选导体，在所述第二导电层中形成所述第三电容器与所述第一晶体管之一之间的至少一部分连接。
5.如权利要求4限定的振荡器电路，进一步包括 第四电容器；第四开关，通过所述第一导电层中的路由导体耦合到所述第四电容器；和第四备选导体，在所述第二导电层中形成所述第四电容器与所述第三电容器之间的至少一部分连接。
6.如权利要求1限定的振荡器电路，进一步包括 第二变容器；和第二备选导体，在所述第二导电层中形成所述第二变容器与所述第一晶体管之一之间的至少一部分连接，其中所述第一备选导体形成所述第一变容器与所述第一晶体管之一之间的至少一部分连接。
7.如权利要求1限定的振荡器电路，其中所述振荡器电路被制造在可编程逻辑集成电路上。
8.如权利要求1限定的振荡器电路，进一步包括第二晶体管，通过所述第一导电层中的路由导体交叉耦合在一起并且耦合到所述第一变容器。
9.一种集成电路裸片，其中每个集成电路裸片包括振荡器电路，所述振荡器电路包括第一晶体管，通过第一导电层中的第一路由导体的第一子集交叉耦合；第一变容器；第一电容器；和电感器，通过所述第一路由导体之一耦合到所述第一晶体 管中的至少一个，其中第一子集中的每个集成电路裸片包括第二路由导体，所述第二路由导体在第二导电层中形成所述第一晶体管中的至少一个与所述第一电容器和所述第一变容器中的至少一个之间的至少一部分连接，并且其中第二子集中的每个集成电路裸片包括第一开路，所述第一开路在所述第二导电层中防止电流流过所述第一电容器和所述第一变容器的至少一个。
10.如权利要求9限定的集成电路裸片，其中所述第一子集中的每个集成电路裸片包括第三路由导体，所述第三路由导体在所述第二导电层中形成所述电感器的第一部分，并且其中在所述第一子集的每个集成电路裸片的所述第一导电层中形成所述电感器的第二部分。
11.如权利要求9限定的集成电路裸片，其中所述第二路由导体形成所述第一晶体管中的至少一个与所述第一电容器之间的一部分连接，在所述第一子集的每个集成电路裸片的所述第二导电层中的第三路由导体形成所述第一变容器与所述第一晶体管中的至少一个之间的一部分连接，所述第一开路防止电流流过所述第一电容器，并且所述第二子集中的每个集成电路裸片包括第二开路，所述第二开路在所述第二导电层中防止电流流过所述第一变容器。
12.如权利要求9限定的集成电路裸片，其中所述振荡器电路还包括第二电容器，所述第二路由导体形成所述第一晶体管中的至少一个与所述第一电容器之间的一部分连接， 在所述第一子集的每个集成电路裸片的所述第二导电层中的第三路由导体形成所述第二电容器与所述第一晶体管中的至少一个之间的一部分连接，并且所述第二子集中的每个集成电路裸片包括第二开路，所述第二开路在所述第二导电层中防止电流流过所述第二电容器。
13.如权利要求12限定的集成电路裸片，其中所述振荡器电路还包括第三电容器，所述第一子集的每个集成电路裸片的所述第二导电层中的第四路由导体形成所述第三电容器与所述第一晶体管中的至少一个之间的一部分连接，并且所述第二子集中的每个集成电路裸片包括第三开路，所述第三开路在所述第二导电层中防止电流流过所述第三电容器。
14.如权利要求9限定的集成电路裸片，其中所述振荡器电路还包括第二晶体管，所述第二晶体管通过所述第一路由导体的第二子集交叉耦合并且耦合到所述第一晶体管。
15.如权利要求9限定的集成电路裸片，其中所述振荡器电路还包括第二变容器，所述第二路由导体形成所述第一晶体管中的至少一个与所述第一变容器之间的一部分连接，所述第一子集的每个集成电路裸片的所述第二导电层中的第三路由导体形成所述第二变容器与所述第一晶体管中的至少一个之间的一部分连接，并且所述第二子集中的每个集成电路裸片包括第二开路，所述第二开路在所述第二导电层中防止电流流过所述第二变容器。
16.如权利要求9限定的集成电路裸片，其中所述振荡器电路还包括第二变容器和第三变容器，所述第二变容器和第三变容器通过所述第一路由导体的第二子集耦合到所述第一晶体管，所述第二路由导体形成所述第一晶体管中的至少一个与所述第一变容器之间的一部分连接，并且所述第一开路防止电流流过所述第二子集的每个集成电路裸片中的所述第一变容器。
17.一种振荡器电路，包括第一晶体管，通过形成在第一导电层中的路由导体交叉耦合；第一电容器；电感器，通过所述路由导体之一耦合到所述第一晶体管之一；和第一备选导体，形成所述第一晶体管之一与所述第一电容器之间的至少一部分连接， 其中所述第一备选导体在不同于所述第一导电层的第二导电层中。
18.如权利要求17限定的振荡器电路，还包括第一变容器；和第二备选导体，在所述第二导电层中形成所述第一晶体管之一与所述第一变容器之间的至少一部分连接，其中所述第二备选导体被耦合到所述路由导体之一。
19.如权利要求18限定的振荡器电路，进一步包括第二变容器；和第三备选导体，在所述第二导电层中形成所述第一晶体管之一与所述第二变容器之间的至少一部分连接，其中所述第三备选导体被耦合到所述路由导体之一。
20.如权利要求17限定的振荡器电路，进一步包括第二电容器；第二备选导体，在所述第二导电层中形成所述第一晶体管之一与所述第二电容器之间的至少一部分连接，其中所述第二备选导体被耦合到所述路由导体之一。
21.一种用于形成振荡器的方法，所述方法包括通过将备选导体添加到修改的导电层中来增加在第一组集成电路裸片中的所述振荡器的节点处的电容；通过将至少一部分所述备选导体从所述修改的导电层中移除来降低在第二组集成电路裸片中的所述振荡器的所述节点处的所述电容；以及使用除了所述修改的导电层之外的一个或多个导电层将所述振荡器中的每个部件耦合在一起。
22.如权利要求21限定的方法，其中增加在所述第一组集成电路裸片中的所述振荡器的所述节点处的所述电容还包括通过将可变电容耦合到所述节点来增加所述节点处的所述电容，并且其中降低在所述第二组集成电路裸片中的所述振荡器的所述节点处的所述电容还包括通过将所述可变电容从所述节点解耦来降低所述节点处的所述电容。
23.如权利要求21限定的方法，其中增加在所述第一组集成电路裸片中的所述振荡器的所述节点处的所述电容还包括通过将固定电容耦合到所述节点来增加所述节点处的所述电容，并且其中降低在所述第二组集成电路裸片中的所述振荡器的所述节点处的所述电容还包括通过将所述固定电容从所述节点解耦来降低所述节点处的所述电容。
全文摘要
一种振荡器电路包括通过第一导电层中的路由导体交叉耦合的晶体管。所述振荡器电路还包括变容器、电容器和第二导电层中的备选导体。所述备选导体形成晶体管之一与电容器或变容器之间的至少一部分连接。
文档编号H03B5/08GK102217190SQ200980145441
公开日2011年10月12日 申请日期2009年10月5日 优先权日2008年10月9日
发明者A·钱, A·阿特索格鲁, S·舒马拉耶夫, W·王 申请人:阿尔特拉公司