专利名称：改进的n位管脚adc阅读器的制作方法
技术领域：
本发明涉及模拟数字转换器，尤其是涉及仅使用集成电路单管脚的多位模拟数字 转换器。
背景技术：
使用集成电路和相关阅读器的单管脚，需要提供8位精度(大约0. 4% )输入数 据。通过单管脚输入数据的两种现有的方法，包括读取连接输入管脚的外部电阻的值或读 取两参考电压之间作为电压分压器的外部电阻的比值，例如与管脚相连的IC电压供给VCC 和地。这些方法需要一个非常精确(低于的误差)的电流源，而且另外需要具有精度低 于的电阻。在限于精度的应用类型中通常使用廉价的电阻。
发明内容
如此处所公开和描述的本发明，一方面包含，包括用于确定电阻分压器相关值的 单管脚的集成电路。第一电路通过单输入管脚确定电阻分压器的电阻比值。第一寄存器存 储表示电阻比值的第一组比特。第一组比特包括电阻分压器相关的值的最低有效位。第二 电路通过单输入引脚确定电阻分压器的等效阻抗。第二寄存器存储表示等效阻抗的第二组 比特。第二组比特包括电阻分压器相关的值的最高有效位。
为更完整的理解，结合附图采用下列说明以作为参考。其中附图1示例了一种常规ADC阅读器；附图2示例了附图1中电路的电阻比值与比值误差的比值；附图3示例了比特数目与比特分辨率的比值和在5伏特时需要的电压阶跃；附图4示例了固定位数ADC阅读器的电阻比值与比值误差的比值和非线性比值；附图5a是8位ADC阅读器的结构图；附图5b是附图5a所示的电路的一替换性实施例；附图6是8位ADC阅读器的更详细的示例，8位ADC阅读器使用具有线性比值的5 位LSB读取和使用非线性阶跃的3位MSB读取；附图7示例了附图5a所示的8位ADC阅读器的替换性实施例；附图8示例了描述8位ADC阅读器的操作流程图；附图9示例了使用线性方法采用5位LSB和2位MSB的7位ADC阅读器；
附图10示例了 ADC阅读器的结构图；和附图11a和附图lib是示例了附图10所示的电路操作的流程图。附图中主要元件的标记列表102电阻分压器104电阻 Rup106节点108节点110电阻 Rdw112集成电路114VCC 管脚116管脚118ADC120存储寄存器202点204线206线402线404线406线502集成电路504电阻分压器网络504a电阻分压器506电阻 Rup508电阻 Rdw510节点512节点514VCC 管脚516管脚518模数阅读器520存储寄存器522比较器524节点526开关528电源电流(source current)530吸收电流(sink current)531节点532德尔塔(delta)检测电路536电阻538节点
1008模数转换器
1010寄存器
1012比较逻辑
1014控制逻辑
1016寄存器
1018减法逻辑
1020译码逻辑
1022输出寄存器
1024电流源
1102--1154步骤
具体实施例方式现参考附图，其中此处使用的相同的参考标记在全文中表示相同的元件，示例和 描述了改进的n位管脚ADC阅读器的各种视图和实施例，并且描述了其它可能的实施例。附 图不一定按比例绘制，而且在一些实例中，在仅为示例性目的的地方，附图已被夸大和/或 简化。本领域的普通技术人员可根据下面可能的实施例意识到许多可能的应用和变化。使用集成电路和相关阅读器的单管脚，需要提供8位精度(大约0. 4% )输入数 据。通过单管脚输入数据的两种现有的方法，涉及读取连接输入管脚的外部电阻值或读取 两参考电压之间作为电压分压器的外部电阻的比值，例如与管脚相连的IC电压供给VCC和 地。这些方法需要一个非常精确(低于的误差)的电流源，而且需要具有精度低于
的电阻。在限于精度的应用类型中通常使用廉价的电阻。现参考附图，尤其是附图1，示例了一种使用电阻分压器比值的方法来实现 ADC(模数转换器)阅读器的常规方法。在这种配置中，包含电阻Rup 104的电阻分压器102 连接在节点106和节点108的参考电压VCC之间。电阻Rdw 110连接在节点108和地之间。 IC电路112在VCC管脚114和管脚116处连接电阻分压器102。VCC管脚114连接电阻分 压器102的节点106，并且管脚116连接电阻分压器102的节点108。6位ADC 118连接管 脚114和116，并且可在6位存储寄存器120中存储电阻分压器102的译码值。电阻分压器102连接在VCC和GND之间，并且提供期望的输入值到集成电路 (IC)112的管脚116。ADC 118通过管脚116读取电阻Rup和电阻Rdw的比值，管脚116在 节点108连接到电阻分压器102的中间。这种配置为了精确地确定电阻分压器102相关的 值，承受需要非常精确的电流源和电阻的限制。现同样参考附图2，示例了附图1中电路的电阻比值与比值误差的比值。附图2示 例了比值误差最差为50%，通过点202的线表示。对于分别通过线204和206表示的 精度和0. 5%精度的电阻是真实的。当电阻比值从点202的50%增加或减少时，比值误差 可被看作是减少的。附图3示例了比特数目与比特分辨率的比值和在5伏特时需要的电压阶跃。随着 比特数目的增加，电压逐步降低。具有5比特每管脚，24位的ADC在操作中需要五个管脚。 然而，8位每管脚，24位的ADC在操作中仅需要三个管脚。在封装限制的管脚内，提供具有 较高分辨率模数转换器的低成本解决方案是优选的，并且非常期望可以提供仅具有单管脚的8位精度。附图4示例了 6位ADC的非线性比值中电阻比值与比值误差的比值。该附图示例 了使用具有精度电阻的非线性阶跃可得到6位ADC。电阻分压器可用于提供两类信息。 该信息包括电阻分压器内的电阻比值和电阻分压器内电阻的等效阻抗。电阻的比值可用于 确定电阻分压器表示的值的最低有效位LSB，且等效阻抗可用于确定电阻分压器表示的值 的最高有效位MSB。线402表示电阻比值误差，线404表示6位ADC的非线性比值，以及线 406表示毫伏中非线性阶跃。现参考附图5a，示例了使用单管脚和具有电阻的非线性阶跃得到8位ADC精 度的电路。集成电路502连接到电阻分压器网络504，电阻分压器网络504由电阻Rup 506 和电阻Rdw 508组成。电阻Rup 506连接在节点510和节点512的参考电压VCC之间。电 阻508连接在节点512和地之间。节点510与集成电路502的VCC管脚514相连。IC 502 的管脚516在节点512连接电阻分压器。选择电阻Rup 506和电阻Rdw 508的比值以对 应于一些期望值。另外，同样选择两并联电阻506和508的等效阻抗以对应于一些值。在 电阻分压器504内，当电阻与其它电阻相比比值为很大时则得到最高的精确度，当电阻相 同时得到最低的精确度。基于此原因，集成电路502设法解决更接近分压范围的中间值 (VCC-GND)/2，这对分压器的阶跃是非常有利的。考虑到商业上可行电阻的现实考量以及其 它考量，如提供电流(来自低电阻值)和输入偏压或噪声抑制(来自两高值)，电阻分压器 比值的范围可能不会扩大到所有接近参考点VCC和GND的值。5位模数转换器(ADC)阅读器518在管脚514连接VCC参考电压，并通过管脚516 连接电阻分压器。5位ADC阅读器518可在5位存储寄存器520内存储通过电阻分压器504 的电阻比值表示的值的最低有效位(LSB)值。读取电阻分压器504的电阻比值的模数转换 器阅读器518可以是非线性的，以使得电阻分压器的分压阶跃更接近分压范围的中间值。比较器522的反相输入连接到节点524。比较器522的非反相输入连接到表示VCC 和GND中间点的参考电压。比较器522的输出连接到开关526，开关526在电源电流源528 和吸收电流源530之间选择。开关526的另一端连接到节点531，节点531连接到电阻分压 器504相关的管脚516。德尔塔(delta)检测电路532连接在节点524和节点530之间，测 量电阻分压器504的等效阻抗。基于等效阻抗的测量，德尔塔(delta)检测电路532在存 储寄存器534中存储通过电阻分压器504的电阻比值表示的值的测量值的最高有效位。集成电路502使用5位模数转换器阅读器518读取电阻分压器504的电阻比值到 一精度，此精度是通过组成电阻分压器504的电阻的精度加上5位ADC阅读器518的精度 而获得。当在电阻分压器504内使用精度的电阻，大约3%的ADC阅读器518的5位精 度是很容易获得的。电阻分压器504内的电阻比值的确定典型地由ADC 518确定，ADC518 具有与电阻分压器504同样的电压参考点如VCC和GND。确定电阻分压器504的5位电阻 比值并将其存储在与电阻分压器值的最低有效位相关的存储寄存器520之后，下一步集成 电路502应用电流到管脚516，以获得电阻分压器504的两电阻Rup 506和Rdw 508的等效 阻抗的读取。通过测量在当没有应用电流到管脚516时和当应用吸收电流或电源电流之一 到管脚516时两者之间的管脚516处的电压变化，确定等效阻抗。应用到管脚516的电流源可以是如上所述的电源电流528或吸收电流530。通过比 较器522选择电源电流528和吸收电流530。这考虑到测量电阻分压器504的等效电阻的德尔塔(delta)检测电路532的操作。如果比较器522确定电阻分压器504可在VCC-GND 中间点以上放置IC管脚516电压，吸收电流530可用于测量电阻分压器网络504的阻抗。 如果比较器522确定电阻分压器504可在VCC-GND中间点以下放置IC管脚516，则应用电 源电流528。这使得电路在较好的共模电压范围操作。响应于应用到管脚516的电流，德尔塔(delta)检测电路532确定电阻分压器504 的等效阻抗为3位精度。此3位精度值存储在存储寄存器534中。3位值包括电阻分压器 504表示的值的最高有效位。使用参考附图5a描述的配置，德尔塔(delta)检测电路532 可达到3位精度(大约12%)，具有内部电流源的精度，可成为限制因子。通过将存储在寄 存器520中的5位LSB的电阻比值与存储在寄存器534中的3位MSB值结合，可得到电阻 分压器504表示的值的8位精度。如果额外的管脚可剩余，电阻分压器504的至少一端可连接到包括到参考电压的 串联开关的IC 502上的管脚。这种方式下，获得第一读取后，分压器电路504可切断与参 考电压的连接，没有多余的电流流过。为保持精度，读取分压器比值的内部模数转换器阅读 器518也连接到与外部电阻分压器504相同的开关端。如果不止使用电阻分压器504，例如 为多个8位输入，所有的分压器共享一个管脚并切换到参考电压。在附图5b详细示例此实施例。电阻分压器504a包括连接在VCC和节点538之间 的第一电阻536，和连接在节点538和节点542之间的第二电阻540。开关544连接到与节 点538连接的管脚，并连接节点538到0-4位ADC546或电流源548。电流源548连接在开 关544和同样连接到5位ADC546的节点550之间。电流源548也提供输入到5_7位MSB块 552。0-4位ADC在存储寄存器554中存储产生的比特，且5_7位MSB块552在寄存器556 中存储信息。节点542通过开关560连接到地。附图5b中示例的电路低端与上述相同，且 共享一返回管脚以保持偏置电流。附图5b示例了在通过晶体管开关560完成ACD读取之 后，管脚可以作为所有电阻分压器网络的返回和从地移除所有网络。这产生了一无损阅读 器。而且，电路可通过无损地制约管脚的高、低来设置通用的寄存器。现参考附图6，提供了 8位电阻阅读器的更详细的电路实现。电阻分压器504在节 点602与5位线性ADC 518连接。5位ADC 518包括比较器604，该比较器具有连接到节点 602的一输入和连接到线性数模转换器606的输出的其它输入。比较器604的输出提供到 5位SAR计数器608的输入。5位SAR计数器608连接到5位线性数模转换器606。这些中 的每一个也连接到5位寄存器520，用于存储电阻分压器504测量的电阻比值的LSB比特。 5位ADC 518从控制电路610接收时钟和控制值。与电阻分压器504相关的节点602也连接到多路复用器612的第一输入。通过关 闭开关603经过节点602提供电流源。通过关闭开关605经过节点602提供电流吸收器。 多路复用器612的第二输入连接到5位数模转换器614的输出。数模转换器614的输入连 接到总线616，总线616与5位寄存器520的输出连接。多路复用器612的输出与差分放 大器618的输入相连接。差分放大器618的输出连接到比较器620的输入，比较器620在 包含德尔塔(delta)检测电路532的3位非线性模数转换器中。比较器620的输出提供到 3位SAR计数器622的输入。SAR计数器622的输出连接到非线性数模控制器624的输入。 非线性数模3位控制器624提供第二输入到比较器620。SAR计数器622的输出也提供到 3位存储寄存器534，存储寄存器534提供电阻分压器504确定的值的最高有效位。3位非
10线性模数控制器也接收来自控制器610的时钟和控制信号。现参考附图7，示例了附图5a所示的电路的替换性实施例，其中附加电阻702包括 在电阻分压器504的节点512和输入管脚516之间。电阻702扩大了由德尔塔(delta)检 测电路532测量的可能阻抗的范围。以附加的外部电阻元件为代价，该电阻可求反输入偏 差或噪声约束的限制，阻止电阻分压器比值扩展到参考电压。在关于附图5a和6所描述的实现中，当使用非线性递增通过电阻分压器的开放式 阻抗读取下一个3MSB比特时，可使用线性/非线性递增通过电阻比值读取第一个5LSB比 特。比值的两端(低于20%和大于80%)不能使LSB阅读器保持在1兆欧电阻的范围内。 应用到管脚516的电流源和比较器参考一定是精确的(一个实施例中在5% -10%之内)。 附图7所示的电阻702是可选电阻，为阻抗读取和电阻选择提供了更大的灵活性。现参考附图8，示例了描述附图5a所示的电路的操作流程图。最初，在步骤802， 选择必要的电阻分压器504的比值和等效阻抗以提供期望值。在步骤804，使用建立的电 阻值，在一对参考电压例如VCC和GND之间应用电阻分压器504。下一步，在步骤806使用 5位模数转换器518，读取电阻分压器504内的电阻的比值并存储到5位寄存器520内。下 一步，查询步骤810确定管脚516的电压是否大于参考电压VCC和参考电压GND之间差值 的中间值。如果没有，在步骤812在管脚516应用电流源528的电源电流。如果电压大于 VCC-GND的中间点，则在步骤814在管脚516应用吸收电流。下一步，在步骤816，当应用 电源电流或吸收电流，且没有应用电流时，电阻分压器504的等效阻抗在步骤816根据管脚 516的电压的差值确定，并且该值随后存储到3位寄存器534内。在步骤818，将与指示电 阻比值的5位寄存器的最低有效位相关的读取和与表示最高有效位的等效阻抗相关的3位 读取合并，以创建由电阻分压器504产生的等效的8位值。现参考附图9，使用线性方法示例了简单的7位ADC实现。该7位和8位实现的 不同仅在于8位版本使用非线性步骤获得额外的解决方案。基本操作是相同的。输出是外 部分压器比值的读取和该分压器等效阻抗的组合。包括电阻904和电阻906的电阻分压器 902串联在VCC和GND之间。集成电路在节点908连接电阻分压器902。连接节点908的 是5位线性ADC 910，以与关于附图6描述的5位ADC 518的相关描述相似的方式。5位 ADC的输出与5位寄存器912相连。首先读取电阻分压器902的中点并通过5位ADC 518 存储。ADC 518的参考值应与电阻分压器连接通过的，典型地如VCC和GND相同，以使得不 涉及参考精度。因此，如果VCC改变，ADC的参考值和电阻分压器的输入改变同一数量，使 得读取不会发生变化。连接5位寄存器912的输入总线914和5位寄存器912的输出总线916的是绝对 值数字减法电路918。绝对值数字减法电路918确定存储在2位寄存器920中的2位值。 在读取电阻分压器902之后，系统在节点908电阻中心点应用电流源或电流吸收器。为保持 常见模式内中心点的系统性能，电流的极性基于第一读取是否在参考中点，例如VCC/2，之 上还是之下而定。如果初始读取低于VCC/2，且应用吸收电流，中心点尽量低于GND，在ADC 或电流吸收器范围之外。基于此原因，低于VCC/2的初始读取可引起应用电源电流或上拉 电流，并且高于VCC/2的初始读取可弓|起应用吸收电流或下拉电流。随后开始第二个7位读取。第一(无电流)读取和具有吸收电流或电源电流的第 二读取之间的电压差确定电阻分压器902的等效阻抗。第一和第二读取使用相同的ADC，仅有的改变是电流吸收器或电流源，其一定是精确的(在一个实施例中为5%-10%)。根据 使用的是电源电流还是吸收电流，第二读取可以在第一读取之上或之下，导致的差别可以 是正向或反向。这是因为通过适当地将结果取反或采取绝对值。为避免ADC分辨率出现较大误差，使用具有比需要的更高的分辨率的ADC，并且对 结果四舍五入。例如，一理想ADC会保持1/2位的量化误差。(输入可为+/-1/2位变化，并 且产生同一读取。)即使其它一切均是理想的，且仅使用2位ADC，当第一读取和第二读取 相减时，仍会潜在上升到1位误差。如果使用3位ADC，仅具有1/2位误差等等。因此，通过 使用较高分辨率的ADC，扣除读取，采用结果的绝对值(或根据电流极性的知识将值取反)， 并且对需要的位数进行四舍五入，确定7位值。现参考附图10，示例了 8位阅读器电路另一实施例的结构图。每个通路在输入节 点1002连接到电阻分压器。通路通过开关1004连接到电路的其它部分。电流源或电流 吸收器通过第二开关1006连接到输入节点1002，下文中将进行更详细的描述。通过电流 源1024提供电流源或电流吸收器。上/下电流源1024用于阻抗读取。最初在没有电流源 1024时读取电阻分压器电压。随后打开电流源或电流吸收器，并再一次读取电压。通过从 第二电压读取(电流打开)减去第一电压读取(电流关闭)，获得阻抗与电流相乘的值。如 果第一电压读取高于数模转换器范围的一半，则打开电流吸收器(下拉电流)。如果第一电 压读取高于DAC范围的一半，则打开电流源(上拉电流)。输入节点1002与7位模数转换器1008的输入相连。模数转换器1008的输出将 7位值提供给第一寄存器1010和比较逻辑电路1012。比较逻辑1012将寄存器1010的内 容与7位ADC的输出进行比较，确定是否相等。比较逻辑1012的输出转到控制逻辑1014， 用于产生到阅读器电路的各种控制信号，下文中将进行更全面的描述。提供寄存器1010的 输出到第二寄存器1016和减法逻辑1018。寄存器1016用于临时存储转换值，而且减法逻 辑1018响应于来自控制逻辑1014的一组方向控制信号从寄存器1010和1016的值中彼此 减去对方的值。译码逻辑1020执行非线性译码操作，转换来自减法逻辑1018的减去的7位代码， 以生成3位代码。最后，输出寄存器1022用于存储由阅读器电路生成的8位译码值。来自 译码电路1020的3位用于读取值的三个最高有效位，并且临时寄存器1016中的五位最高 有效位作为输出寄存器1022中的5位最低有效位使用。响应于来自控制逻辑1014的上拉 /下拉控制信号，使用上/下电流源1024通过开关1006生成到输入管脚1002的电流源或 电流吸收器。现参考附图11a到11b，示例了描述附图10中所示的电路的操作流程图。如前所 述，到ADC阅读器有k个通路输入1002。电阻分压器电路从VCC到地连接每个通路输入 1002。该过程在步骤1102开始。步骤1104通过设定通路指示符k等于1选择第一通路。 这选择了通路1的电阻分压器。在步骤1106同样关闭上/下电流源1024。在步骤1108 n 计数器也被清零。读取7位ADC 1008输入处的电压并在步骤1110转换为7位代码。在步 骤1112，7位代码存储在临时存储寄存器1010中。在步骤1113对输入电压执行第二模数转换。查询步骤1114使用比较逻辑1012执 行比较，确定7位ADC 1008的输出的当前转换值是否等于存储在临时寄存器1 1010中的 临时值。如果这些值在彼此的一 LSB中，为进行比较，认为这些值是相等的。如果这些值不相等，该过程返回到步骤1108重新开始。如果7位ADC的输出与寄存器1010内的值相等， 则在步骤1115，7位ADC 1008的当前输出存储在临时寄存器1010中，并且在步骤1116 η 计数器值递增。查询步骤1118确定是否η计数器值等于η。如果不等于η，则在步骤1113 对输入电压值执行另一 7位转换。执行η次模数转换以确保噪声不会破坏将在输入电压节 点输入的数据。如果η次连续的模数转换是相同的，则数据假定为正确的。如果查询步骤 1118确定η计数器值等于η，则在步骤1120将当前存储在临时寄存器1 1010的值存储在 临时寄存器2 1016中。查询步骤1122确定寄存器1010和寄存器1016的最高有效位是否等于1。如果 是，在步骤1124控制逻辑1014生成指示符，指示上/下电流源1024作为电流吸收器操作。 随后电流源应用到输入节点1002。在步骤1126控制逻辑1014也设置减法逻辑1018从临 时2寄存器1016中减去临时1寄存器1010。如果查询步骤1122确定临时寄存器1和2中 的最高有效位不等于1，则在步骤1128将上/下电流源1024配置作为电流源，并且该电流 源应用到输入节点1022。减法逻辑1018也设置为从临时1寄存器1010减去临时2寄存器 1016。在配置完减法逻辑1018后，并且来自应用上/下电流源1024的电流吸收器或电 流源应用到输入节点1002，则在步骤1132复位η计数器。在节点1002应用的输入电压随 同电流源或电流吸收器被应用到7位ADC转换器1008的输入，其用于生成ADC 1008的新 的7位代码。在步骤1136该代码存储在临时寄存器1 1010中。在步骤1137在ADC 1008 的输入执行第二模数转换。查询步骤1138使用比较逻辑1012确定ADC 1008的输出是否 等于存储在临时寄存器1010中的值。如果不等于，则控制返回步骤1132，并且该过程重新 开始。为进行比较，如果值在彼此的1位LSB中，则认定值是相等的。如果查询步骤1138 确定ADC1008的输出与临时寄存器1010中存储的值相等，则步骤1139中来自ADC 908的 值存储在临时寄存器1010，并且在步骤1140 η计数器递增。查询步骤1142确定η计数器 值是否等于η。如果不等于，则控制传到步骤1137对输入信号执行另一模数转换。该过程 重复直到η计数器值等于η，以确保输入数据没有破坏。一旦η计数器值等于η，在步骤1144使用减法逻辑1018执行减法过程。该减法 根据步骤1126或1130建立的设置，或从临时2寄存器1016中减去临时1寄存器1010，或 从临时1寄存器减去临时2寄存器。在步骤1146提供减去的值给译码逻辑1020以提供从 减法逻辑918提供的7位代码中的3位代码。这是通过译码逻辑1020执行的非线性译码。 在步骤1148为当前将要读取的通路，生成的代码锁存到输出寄存器。临时寄存器2 1016 的五位最高有效位用作输出寄存器1022的五位最低有效位。译码逻辑1020生成的译码3 位值用作输出寄存器1022的三位最高有效位。查询步骤1152接下来通过确定是否k计数器值等于k来确定所有的通路是否已 经过检查。如果不是，则在步骤1152 k值递增，并且过程返回到步骤1106。如果查询步骤 1150确定k计数器值等于k，则在步骤1154该过程结束。使用上述电路，可读取电阻分压器以提供两种不同类的信息；电阻分压器内的电 阻比值和电阻分压器内的电阻的等效阻抗。电阻比值可用于确定与电阻分压器相关的值的 最低有效位。等效阻抗可用于确定与电阻分压器相关的值的最高有效位。因此，在上述方 式下使用各类信息，当读取电阻分压器相关值时，单管脚可用于达到8位精度。
受益于该公开内容的本领域技术人员，需要重视的是，该改进的η位管脚ADC阅读 器提供了改进的单管脚位精度。应当理解的是，此处的附图和详细描述应被看作是一种示 例性的，而不是限制性的方式，而且并不想要限制公开的特定形式和例子。相反的，包括对 本领域普通技术人员来说明显的任何进一步的修改、改变、调整、代替、替换、设计选择和实 施例， 并不偏离由下述权利要求定义的精神和范围。因此，意图是下列解释的权利要求包括 所有这种进一步的修改、改变、调整、代替、替换、设计选择和实施例。
权利要求
一种包括用于确定与电阻分压器相关的值的单输入管脚的集成电路，包括第一电路，用于通过所述单输入管脚确定所述电阻分压器的电阻比值；第一寄存器，用于存储表示所述电阻比值的第一组比特，其中所述第一组比特包括所述值的最低有效位；第二电路，用于通过所述单输入管脚确定所述电阻分压器的等效阻抗；和第二寄存器，用于存储表示所述等效阻抗的第二组比特，其中所述第二组比特包括与所述电阻分压器相关的所述值的最高有效位。
2.如权利要求1所述的集成电路，其中所述第一电路包括模数转换器。
3.如权利要求2所述的集成电路，其中所述第一组比特包括5比特且所述第二组比特 包括3比特。
4.如权利要求1所述的集成电路，其中所述第二电路进一步包括德尔塔检测电路，用于响应于在将电流应用到所述单输入管脚时和没有将电流应用到 所述单输入管脚时之间所述单输入管脚处的电压差别来确定所述电阻分压器的所述等效 阻抗；第三电路，用于响应于确定所述单输入管脚处的电压大于被加到所述电阻分压器的每 一端上的两个参考电压之差的一半时产生第一控制信号，还用于响应于确定所述单输入管 脚处的电压小于所述两个参考电压之差的一半时产生第二控制信号；吸收电流源，响应于所述第一控制信号，作为所述电流而被应用到所述单输入管脚；和 电源电流源，响应于所述第二控制信号，作为所述电流源被应用到所述单输入管脚。
5.如权利要求4所述的集成电路，其中所述第三电路进一步包括比较器，用于将所述 单输入管脚处的电压与参考值进行比较，其中所述参考值等于所述电阻分压器的每一端上 所加的两个参考电压之差的一半。
6.如权利要求1所述的集成电路，其中所述第二电路进一步包括非线性模数转换器。
7.如权利要求1所述的集成电路，其中所述第二电路进一步包括绝对值数字减法器。
8.如权利要求1所述的集成电路，进一步包括连接在所述单输入管脚和所述电阻分压 器之间的电阻。
9.如权利要求1所述的集成电路，进一步包括 第二输入；和与所述第二输入相关的串联开关，用于将参考电压与所述电阻分压器断开。
10.一种n位模数阅读器，用于确定与电阻分压器相关的值，包括电流源，具有无电流提供的第一操作模式和提供电流源或电流吸收器的第二操作模式；模数转换器，用于响应在第一操作模式中与所述电阻分压器相关的模拟值而产生第 一数字值，还用于响应在第二操作模式中与所述电阻分压器相关的模拟值而产生第二数字 值；第一寄存器，用于存储所述模数转换器所产生的所述第一数字值和所述第二数字值； 比较逻辑，用于确定存储在所述第一寄存器中的所述第一和第二数字值是否大致等于 在第一和第二操作模式中的所述模数转换器的输出；第二寄存器，用于响应所述比较逻辑多次确定存储在所述第一寄存器内的所述第一数字值大致等于所述模数转换器的输出从而存储来自所述第一寄存器的第一数字值，其中 所述第一数字值的最高有效位部分包括与所述电阻分压器网络相关的值的最低有效位部 分；减法逻辑，用于对存储在所述第二寄存器中的所述第一数字值和存储在所述第一寄存 器中的所述第二数字值执行减法操作，以产生被减的值。译码器，用于对所述被减的值执行译码操作，以产生与所述电阻分压器相关的值的最 高有效位部分；和输出寄存器，用于在最高有效位部分中存储来自所述译码器的与所述电阻分压器相关 的值的最高有效位部分，且用于在最低有效位部分中存储来自所述第二寄存器的与所述电 阻分压器相关的值的最低有效位部分。
11.如权利要求10所述的n位模数转换器，其中所述电流源被配置为响应于存储在所 述第二寄存器中的第一数字值和存储在所述第一寄存器中的第二数字值的最高有效位的 电流源或电流吸收器。
12.如权利要求10所述的n位模数转换器，其中所述译码操作是非线性译码操作。
13.如权利要求10所述的n位模数转换器，其中当所述电流源配置为电流源时，所述减 法逻辑配置为从所述第一寄存器的第二数字值中减去所述第二寄存器的第一数字值，并且 所述减法逻辑配置为当所述电流源配置为电流吸收器时从所述第二寄存器的第一数字值 中减去所述第一寄存器的第二数字值。
14.如权利要求10所述的n位模数转换器，其中所述阅读器包括8位阅读器，所述最高 有效位部分包括3位值并且所述最低有效位部分包括5位值。
15.如权利要求10所述的n位模数转换器，进一步包括控制逻辑，用于控制所述n位模 数转换器、所述第一寄存器、所述第二寄存器、所述减法逻辑、所述电流源和输出寄存器的 操作。
16.一种使用集成电路的单输入管脚确定与电阻分压器相关的值的方法，包括步骤 通过所述单输入管脚确定所述电阻分压器的电阻比值；存储表示所述电阻比值的第一组比特，其中所述第一组比特包括与所述电阻分压器相 关的值的最低有效位；通过所述单输入管脚确定所述电阻分压器的等效阻抗；存储表示所述等效阻抗的第二组比特，其中所述第二组比特包括与所述电阻分压器相 关的值的最高有效位；和将所述第一组比特与所述第二组比特结合，以确定与所述电阻分压器相关的N位值。
17.如权利要求16所述的方法，其中所述第一组比特包括5位，并且所述第二组比特包 括3位。
18.如权利要求16所述的方法，其中所述确定步骤进一步包括步骤 当没将电流应用到所述单输入管脚时，确定所述单输入管脚处的第一电压； 当将电流应用到所述单输入管脚时，确定所述单输入管脚处的第二电压；和 响应于第一电压和所述第二电压之差，确定所述电阻分压器的等效阻抗。
19.如权利要求18所述的方法，进一步包括如下步骤将所述单输入管脚处的电压与所述电阻分压器的每一端所加的两个参考电压之差进行比较；响应于确定所述单输入管脚处的电压大于所述电阻分压器的每一端所加的两个参考 电压之差的一半时生成第一控制信号；和响应于确定所述单输入管脚处的电压小于所述两个参考电压之差的一半时生成第二 控制信号；响应于所述第一控制信号将吸收电流源作为所述电流应用到所述单输入管脚；和 响应于所述第二控制信号将电源电流源作为所述电流源应用到所述单输入管脚。
20.如权利要求16所述的方法，进一步包括如下步骤在确定与所述单输入管脚相关 的值之后，使参考电压与所述电阻分压器断开连接。
全文摘要
一种包括用于确定与电阻分压器相关的值的单输入管脚的集成电路。该电路包括第一电路，通过所述单输入管脚确定所述电阻分压器的电阻比值。第一寄存器存储表示所述电阻比值的第一组比特。所述第一组比特包括所述值的最低有效位。第二电路通过所述单输入管脚确定所述电阻分压器的等效阻抗。第二寄存器存储表示所述等效阻抗的第二组比特。所述第二组比特包括与所述电阻分压器相关的所述值的最高有效位。
文档编号H03M1/12GK101820285SQ201010138168
公开日2010年9月1日 申请日期2010年1月7日 优先权日2009年1月7日
发明者C·张, M·马欣, R·H·艾沙姆, 裘卫红 申请人:英特赛尔美国股份有限公司