专利名称：一种轨至轨时域比较器的制作方法
技术领域：
一种轨至轨时域比较器技术领域[0001]本实用新型涉及集成电路设计领域，具体涉及到轨至轨时域比较器的实现结 构。
背景技术：
[0002]比较器是将一个信号和另一个信号进行对比，以判断两个信号的大小关系，并 将这关系以二进制信号的形式输出。现有传统的电压比较器可以是采用高增益的运放开 环或采用低增益放大器级联来实现，这两种结构都需要给电路提供偏置，因此消耗相当 大的静态电流，功耗很难降低。另外，现有技术中动态比较器的功耗虽然较小，但精度 很差，一般有20mV到50mV的失调电压。[0003]在文献A 9.4-ENOB IV 3.8pW 100kS/s SAR ADC with Time-DomainComparator “ , by Andrea Agnes, Edoardo Bonizzoni, PieroMalcovati, Franco Maloberti, 2008 IEEE InternationalSolid-State Circuits Conference Dig.Tech.Papers中，提到一种时域比较器结构，如图1所示，它由二个电压到时间域转换模块(V2T)和 一个触发器组成，其中Vin为输入电压，Ref为参考电压，Phi为控制信号。一个N型 V2T模块结构见图2。[0004]图3是V2T模块工作原理示意图，out_Wtl、out_v2t2为输入Input分别等于值 al和a2时的V2T模块所对应的的输出，out_Wtl比out_V2t2先下降，说明在输入等于al 时电容放电比输入等于a2时放电快，所以al > a2 ；反之，若out_v&2比out_Wtl先下 降，则al>a2;完成比较。在IV电源电压下，这种时域比较器可以达到10位精度。 但此比较器只适合单端输入信号与一个固定的参考电压比较，并且参考电压的范围要大 于NMOS管的阈值Vthn。实用新型内容[0005]本实用新型要解决的技术问题是提供一种轨至轨时域比较器，具有低功耗、高 精度的优点。[0006]本实用新型轨至轨时域比较器，包括P型电压到时间域转换模块V2T输入组，N 型V2T输入组和数字辅助控制逻辑，其中两个待比较的输入信号分别输入P型V2T输入 组和N型V2T输入组，P型V2T输入组和N型V2T输入组输出比较结果Out_p和Out_ η, Out_p和Out_n通过数字辅助控制逻辑输出最终的比较结果。[0007]进一步的，P型V2T输入组包括2个P型V2T模块，N型V2T输入组包括2个 N型V2T模块。[0008]进一步的，当比较结果0ut_p*0ut_n—致时，数字辅助控制逻辑直接输出判断 结果；当比较结果Out_p和Out_n不一致时，数字辅助控制逻辑从2个P型V2T模块的 比较结果和2个N型V2T模块的比较结果中分别随机选择一个进行二次判断。[0009]进一步的，P型V2T输入组还包括D触发器，D触发器为上升沿或者下降沿触发，2个P型V2T模块的比较结果分别作为D触发器的输入端和时钟输入端，D触发器 的输出即P型V2T输入组的比较结果Out_p。N型V2T输入组还包括D触发器，D触发 器为上升沿或者下降沿触发，2个N型V2T模块的比较结果分别作为D触发器的输入端 和时钟输入端，D触发器的输出即N型V2T输入组输出比较结果Out_n。 本实用新型提供了一种轨至轨时域比较器，通过采用P型电压到时间域转换模 块V2T输入组，N型V2T输入组和数字辅助控制逻辑，从而扩大了可比较的输入信号范 围，并且具有低功耗、高精度的特点。与现有技术的时域比较器相比，还可大幅提高比 较速度的特点。
[0011]图1是现有技术时域比较器的结构图；[0012]图2是现有技术N型电压到时间域转换(V2T)模块的结构图[0013]图3是N型V2T模块工作原理示意图；[0014]图4是本实用新型轨至轨时域比较器结构；[0015]图5是电压到时间域转换(V2T)模块的结构图；[0016]图6是P型V2T模块结构图；[0017]图7是N型时域比较器结构及其控制时序关系；[0018]图8是P型时域比较器结构及其控制时序关系；[0019]图9是本实用新型轨至轨时域比较器的结构实现图；[0020]图10是轨至轨时域比较器的工作状态；[0021]图11是轨至轨时域比较器的真值表。
具体实施方式
[0022]
以下结合附图，对本实用新型的技术方案做进一步详细说明。[0023]图4是本实用新型轨至轨时域比较器结构。如图4所示，本实施例轨至轨时域比 较器包括P型V2T输入组，N型V2T输入组和数字辅助控制逻辑，其中两个待比较的 输入信号分别输入P型V2T输入组和N型V2T输入组，P型V2T输入组和N型V2T输 入组输出比较结果Out_p和Out_n，然后Out_p和Out_n通过数字辅助控制逻辑输出最终 的比较结果。其中P型V2T输入组，是将输入信号转换为在时域信号，输入信号幅度越 小，其输出信号变化越快；N型V2T输入组，是将输入信号转换为在时域信号，输入信 号幅度越小，其输出信号变化越慢；数字辅助控制逻辑，将P型V2T输入组和N型V2T 输入组的两组输出分别进行判断，若判断结果一致，就可直接得出比较结果，若判断结 果不一致，那从P型V2T输入组和N型V2T输入组中各取一个输出进行二次判断，以选 择上述判断结果中的一个。[0024]P型V2T输入组包括2个P型V2T模块，N型V2T输入组包括2个N型V2T模块。[0025]P型V2T输入组还包括D触发器，D触发器为上升沿或者下降沿触发，2个P型 V2T模块的比较结果分别作为D触发器的输入端和时钟输入端，D触发器的输出即P型 V2T输入组的比较结果Out_p。同理，N型V2T输入组还包括D触发器，D触发器为上升沿或者下降沿触发，2个N型V2T模块的比较结果分别作为D触发器的输入端和时钟 输入端，D触发器的输出即N型V2T输入组输出比较结果Out_n。[0026]V2T模块由五模块组成，见图5:复位模块1，它在每个比较周期中对储能元件 进行一次完全的充(放)电；电压控制充(放)电模块2，它是由电压的大小来决定充 (放)电速度的快慢；储能元件模块3;带有一定阈值的开关模块4;输出缓冲器模块5。[0027]实际应用电路形式之一如图6所示，其中输入Input加到PMOS管M2栅上，CL 为储能电容，Cp为A点的寄生电容，M2、M3、M4控制CL的充放电，电阻R限制最大 充电电流。CL的Vb端可接电源电压、地或任一固定电平。控制时钟phi和pWn是一对 互补的时钟。用1表示高电平、O表示低电平，下同。则当phi=l时，Ml、M4、M5 导通，M3、M6关断，这时对A点进行充电，P点电平最终变化到地，B点为高电平，经过后面的缓冲级(反相器的个数可为1、2、3........ N，因奇数或偶数的不同，会对后级的逻辑电路结构有影响)输出Out_Wt，此时钟相可称为初始化；当phi = O时，Ml、 M4、M6关断，M3导通，CL通过M2、M3、R进行充电，Input控制充电的速度，当 CL上的电平上升一定程度，达到M6的开启电压时，M6导通，B点变为低电平，所以 Input电压的大小映射为M6导通的早晚，此相为转换相。[0028]NMOS和PMOS作为输入管的结构，他们对输入电压的反应是不一样的。分别 利用这两种类型的V2T模块可以构成两种类型的时域比较器，如图7、8所示。[0029]在图7中，用两个N型的V2T模块将待比较的两个电平Inputa、Inputb转换为 其对应的变化快慢有别的时域信号Oa和Or，将Oa、Or加入到触发器的输入端和时钟输 入端，这里是将Oa加入到输入端，Or加入到时钟输入端，触发器为时钟下降沿触发， reset触发器的置位端，右图是工作时序示意图，phi = O时初始化，这时Oa= 1、Or = 1，Out_n = 1 ； phi = 1时进行转换，在转换过程中，若Or先下降，由于N型V2T当输 入电压越高，在转换相其放电电流越大，输出状态变化越快，说明Or对应的输入电压较 高，即这时Inputb > Inputa,输出Out_n =1，若Or后下降，这时Inputb < Inputa,输出 Out_n = O。当然其中触发器也可为时钟上升沿触发。[0030]在图8中，用两个P型的V2T模块将待比较的两个电平Inputa、Inputb转换为 其对应的变化快慢有别的时域信号Oa和Or，将Oa、Or加入到触发器的输入端和时钟输 入端，这里是将Oa加入到输入端，Or加入到时钟输入端，触发器为时钟上升沿触发， resetp触发器的复位端，右图是工作时序示意图，phi = O时初始化，这时Oa = 0、Or = 0，Out_n = 1 ； phi = O时进行转换，在转换过程中，若Or先上升，由于P型V2T当输 入电压越高，在转换相其充电电流越小，输出状态变化越慢，说明Or对应的输入电压较 低，即这时Inputb < Inputa,输出Out_n = 0，若Or后上升，这时Inputb > Inputa,输出 Out_n = 1。当然其中触发器也可为时钟上升沿触发。[0031]上述两种结构都可以很好地实现比较，这N型时域比较器和P型时域比较器适 合与固定电压的比较，就是比较适合单端应用情况。N型时域比较器更适合较高电压比 较，P型时域比较器更适合较低电压的比较，相反应用会导致比较速度非常慢。[0032]图9是差分轨至轨时域比较器，包括两个N型V2T模块和两个P型V2T模块。 将P型V2T输入组和N型V2T输入组的两组输出分别进行判断，若判断结果一致，就可 直接得出比较结果，若判断结果不一致，说明P型和N型比较器输出矛盾，那从P型V2T输入组和N型V2T输入组中各取一个输出进行二次判断，即利用中间结果进行推断， 任意各取一个就刚好可以进行输出误差的校正，达到正确的比较结果。例如选则opl、 onl ； opl、on； op、onl或者op、on这四组任意之一，本实用新型图9以最后一个组合 为例描述其具体实现。[0033]图10列出了图9所示差分轨至轨时域比较器工作的所有状态。[0034]状态1 Inp > Inn,其中Inp，Inn分别表示两个待比较的输入信号，其输入位 置关系相当于图9中的Vinp和Virai，(由于是差分输入，所以按照惯例使用一正输入 (Inp)，一负输入(Inn)表示)且两输入大小适中。这种情况，输入幅度范围在P型V2T 和N型V2T模块的工作范围内，所以在转换相中(phi = 1)，P型V2T和N型V2T模块 的输出都会发生翻转，因Inp>Irai，Opl比Op先翻转，On比Onl先翻转，在转换周期 快结束前，Out_p = 1, Out_n = 1 ；[0035]状态2 Inp < Inn,且两输入大小适中。这种情况，输入幅度范围在P型V2T 和N型V2T模块的工作范围内，所以在转换相中(phi = 1)，P型V2T和N型V2T模块 的输出都会发生翻转，因Inp < Inn, Op比Opl先翻转，Onl比On先翻转，在转换周期 快结束前，Out_p = O, Out_n = O ；[0036]状态3: Inp很大，Irai很小。这种情况，输入幅度范围超过第2、3个V2T模 块(图9中从上往下看，下文同)的工作范围内，所以在转换相中(phi = 1)，Opl、On 发生翻转，Op、Onl不翻转，在转换周期快结束前，Out_p = O, Out_n = 1 ；[0037]状态4: Inp很小，Irai很大。这种情况，输入幅度范围超过第1、4个V2T模 块的工作范围内，所以在转换相中(phi= 1)，Op、Onl发生翻转，Opl、On不翻转， 在转换周期快结束前，Out_p = 1，Out_n = 1 ；[0038]状态5: Inp很大，Inn很大，且Inp > Inn。这种情况，输入幅度范围超过第 1、2个V2T模块的工作范围内，也就是此时P型V2T模块无效，所以在转换相中(phi = 1)，Opl、Op不翻转，On比Onl先翻转，在转换周期快结束前，Out_p = 0，Out_n = 1 ；[0039]状态6: Inp很大，Inn很大，且Inp < Inn。这种情况，输入幅度范围超过第 1、2个V2T模块的工作范围内，也就是此时P型V2T模块无效，所以在转换相中(phi = 1)，Opl、Op不翻转，Onl比On先翻转，在转换周期快结束前，Out_p = 0，Out_n =0；[0040]状态7: Inp很小，Inn很小，且Inp > Inn。这种情况，输入幅度范围超过第 3、4个V2T模块的工作范围内，也就是此时N型V2T模块无效，所以在转换相中(phi = 1)，Onl、On不翻转，Opl比Op先翻转，在转换周期快结束前，Out_p = 1，Out_n =1；[0041]状态8: Inp很小，Inn很小，且Inp < Inn。这种情况，输入幅度范围超过第 3、4个V2T模块的工作范围内，也就是此时N型V2T模块无效，所以在转换相中(phi = 1)，Onl、On不翻转，Op比Opl先翻转，在转换周期快结束前，Out_p = 0，Out_n = 1 ；[0042]由以上八种状态可以得知图9中Out_p，Out_n与OUT的对应关系，再结合图7、图8描述的输入信号大小与输出的关系原理，可以得知图9中Opl，Op与Out_p的对应关系，Onl，On与Out_n的对应关系，因此综合上述所有参数的对应关系，可得到图 11真值表，其中规定Inp > Inn时，OUT = i ； Inp < Inn时，OUT = 0，则我们可以得 到OUT的最终逻辑关系由下式确定[0043]OUT = Out_n^fut_p + Op^ng)ut_η 0[0044]OUT是轨至轨时域比较器的最后输出，Out_n是N型比较器输出，Out_p是P型比较器输出，&是P型V2T模块的一个反相输出，&是N型V2T模块的一个反相输出ο[0045]由此OUT的最终逻辑关系我们可以推知其实现的数字辅助控制逻辑可以包括与 op, on分别连接的非门，与Out_n，Out_p分别连接的与门，与op，on和Out_n分别连接的与门，以及和两个与门的输出分别连接的一个或门，具体如图9所示。[0046]如果我们在利用中间结果进行推断，任意各取一个时选取“op、on"之外的其 它的组合，那么我们仍然可以按照图11真值表推出OUT的最终逻辑关系，然后再设计数 字辅助控制逻辑。[0047]如果触发器上升沿或者下降沿类型发生变化时，Opl，Op与Out_p的对应关系 会发生变化，Onl，On与Out_n的对应关系会发生变化，那么具体的真值表会不同与图 11，具体情况不在此穷举。[0048]上述实际电路应用形式只是应用中有限的一部分，其他实施实例还包括但不限 于比较器由上述功能块中的某一功能块、某几个功能块或者全部功能块的组合构成，并 且本实用新型不限于这些实施形态，由权利的要求范围示出，与权利要求均等的内容和 权利要求的范围之内的所有变更或变化都包含在本实用新型要求的权利范围之内。[0049]本实用新型提供了一种低功耗、轨至轨输入范围的时域比较器。通过控制对 储能元件充电或放电的速度，将待比较的电压映射到时间域中，通过数字辅助设计，得 到准确的结果，并减小了电路的功耗。由于是轨至轨输入，扩大了时域比较器的应用范 围，同时也提高了它的比较速度。
权利要求1.一种轨至轨时域比较器，包括P型电压到时间域转换模块V2T输入组，N型V2T 输入组和数字辅助控制逻辑，其中两个待比较的输入信号分别输入P型V2T输入组和N 型V2T输入组，P型V2T输入组和N型V2T输入组输出比较结果Out_p*Out_n，Out_ p和Out_n通过数字辅助控制逻辑输出最终的比较结果。
2.如权利要求1所述的轨至轨时域比较器，其特征在于P型V2T输入组包括2个P 型V2T模块，N型V2T输入组包括2个N型V2T模块。
3.如权利要求2所述的轨至轨时域比较器，其特征在于所述数字辅助控制逻辑用 于输出P型V2T输入组的Out_p和N型V2T输入组的Out_n —致的比较结果；所述数字 辅助控制逻辑还用于与2个P型V2T模块的输出之一和2个N型V2T模块的输出之一分 别随机相连，进行二次判断后输出结果。
4.如权利要求2所述的轨至轨时域比较器，其特征在于P型V2T输入组还包括D触 发器，D触发器为上升沿或者下降沿触发，2个P型V2T模块的比较结果分别作为D触 发器的输入端和时钟输入端，D触发器的输出即P型V2T输入组的比较结果Out_p。
5.如权利要求2所述的轨至轨时域比较器，其特征在于N型V2T输入组还包括D触 发器，D触发器为上升沿或者下降沿触发，2个N型V2T模块的比较结果分别作为D触 发器的输入端和时钟输入端，D触发器的输出即N型V2T输入组输出比较结果Out_n。
专利摘要本实用新型涉及一种轨至轨时域比较器，通过采用P型电压到时间域转换模块V2T输入组，N型V2T输入组和数字辅助控制逻辑，其中两个待比较的输入信号分别输入P型V2T输入组和N型V2T输入组，P型V2T输入组和N型V2T输入组输出比较结果Out_p和Out_n，Out_p和Out_n通过数字辅助控制逻辑输出最终的比较结果从而扩大了可比较的输入信号范围，并且具有低功耗、高精度的特点。与现有技术的时域比较器相比，还可大幅提高比较速度的特点。
文档编号H03K5/22GK201805407SQ201020191740
公开日2011年4月20日 申请日期2010年5月10日 优先权日2010年5月10日
发明者操礼程 申请人:中兴通讯股份有限公司