专利名称：电压电平移位器的制作方法
技术领域：
本公开涉及一种电压电平移位器。
背景技术：
集成电路中的地或接地节点是其他待测电压的参考点。一般地，接地节点处的电压电平为0伏(V)。然而，很多电路具有多于一个的接地区域或接地节点，其中，例如，第一子电路使用第一接地节点，第二子电路使用第二接地节点，而两个接地节点处的电压电平彼此不同。类似地，电路可以具有多于一个的电源区域，其具有多于一个的电源，以提供多于一个的电源电压。
发明内容
为解决上述问题，本发明提供了一种电路，包括第一反相器，第一反相器的输入端被配置为用作输入端节点；第二反相器，第一反相器的输出端连接至第二反相器的输入端，第二反相器的输出端被配置为用作输出端节点；第三反相器，第三反相器的输入端连接至第一反相器的输入端；以及第一 NMOS晶体管，第一 NMOS晶体管的栅极连接至第三反相器的输出端，第一 NMOS晶体管的漏极连接至第二反相器，第一 NMOS晶体管的源极被配置为用作输入端电平节点，其中，当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由输入端电平节点处的电压电平提供的电压值。该电路还包括第二NMOS晶体管，第二 NMOS晶体管的栅极连接至输出端节点，第二 NMOS晶体管的漏极连接至第三反相器，以及第二 NMOS晶体管的源极连接至第一 NMOS晶体管的源极。其中，第二反相器包括PM0S晶体管，具有PMOS源极、PMOS漏极、和PMOS栅极；以及第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极、和第二 NMOS栅极；PMOS栅极连接至第二 NMOS栅极，并被配置为用作第二反相器的输入端；PMOS源极连接至电源电压源； PMOS漏极连接至第二 NMOS漏极，并被配置为用作输出端节点；以及第二 NMOS源极，连接至第一 NMOS晶体管的漏极。其中，当输入端节点被配置为接收高逻辑电平时，输出端节点被配置为接收由电源电压源提供的电压值。其中，第二反相器被配置为从第二反相器电源接收第二反相器供电；以及当输入端节点被配置为接收高逻辑电平时，输出端节点被配置为接收由第二反相器电源提供的电压值。其中，第一反相器被配置为从第一反相器电源接收第一反相器供电，第一反相器电源与第二反相器电源相同。其中，第一反相器被配置为从第一反相器电源接收第一反相器供电，第一反相器电源与第二反相器电源不同。该电路还包括第一电压源，用于提供第一电源电压；第二电压源，用于提供第二电源电压；第一接地参考源，用于提供第一接地参考电压；以及第二接地参考源，用于生成第二接地参考电压，其中，第一电压源和第一接地参考源是由第一反相器使用的，第二电压源是由第二反相器使用的，第二接地参考源连接至第一 NMOS晶体管的源极。其中，第一电压源、第二电压源、第一接地参考源、和第二接地参考源被配置为满足下列条件中的至少一个VDDl > Vtnl+VSSlVDD2 > Vtn2+VSS2VDDl > Vtn2+VSS2 ；以及VDDl > VDD2-|Vtp2| ,其中，VDD 1表示第一电源电压，VDD2表示第二电源电压，VSSl表示第一接地参考，VSS2表示第二接地参考，Vtnl表示第一反相器的NMOS晶体管的阈值电压，Vtn2表示第二反相器和第三反相器中的NMOS晶体管的均阈值电压和第一 NMOS晶体管的阈值电压，以及Vtp2表示第二反相器和第三反相器中的PMOS晶体管的阈值电压。此外，还提供了一种电路，包括第一 PMOS晶体管，具有第一 P栅极、第一 P漏极、 以及第一 P源极；第一 NMOS晶体管，具有第一 N栅极、第一 N漏极、以及第一 N源极；第二 PMOS晶体管，具有第二 P栅极、第二 P漏极、以及第二 P源极；第二 NMOS晶体管，具有第二 N 栅极、第二 N漏极、以及第二 N源极；第三PMOS晶体管，具有第三P栅极、第三P漏极、以及第三P源极；第三NMOS晶体管，具有第三N栅极、第三N漏极、以及第三N源极；第四NMOS 晶体管，具有第四N栅极、第四N漏极、以及第四N源极；第五NMOS晶体管，具有第五N栅极、第五N漏极、以及第五N源极；输入端节点；输出端节点；第一电平输入端节点；以及第二电平输入端节点，其中输入端节点连接至第一 P栅极、第一 N栅极、第三P栅极、以及第三N栅极；第一 P漏极连接至第一 N漏极、第二 P栅极、以及第二 N栅极；第二 P漏极连接至第二 N漏极、第五N栅极、以及输出端节点；第二 P源极连接至第三P源极和第二电平输入端节点；第二 N源极连接至第四N漏极；第四N栅极连接至第三N漏极和第三P漏极；第四 N源极连接至第五N源极和第一电平输入端节点；第三N源极连接至第五N漏极；以及当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由第一电平输入端节点提供的第一电压值，以及当输入端节点被配置为接收高逻辑电平时，输出端节点被配置为接收由第二电平输入端节点提供的第二电压值。其中，第二 P源极连接至电压源以及连接至第二电平输入端节点。其中，第一 P源极处的第一电压由第一电压源提供，第一电压源与第二电压源不同，第二电压源连接至第二 P源极并将第二电压提供至第二电平输入端节点。其中，第一 N源极连接至第一接地参考源，第一接地参考源与第二接地参考源不同，第二接地参考源连接至第四N源极和第五N源极。其中，第一 N源极连接至接地参考源、第四N源极、和第五N源极。该电路还包括电压源，连接至第一 P源极，并提供电源电压值；接地参考源，连接至第一 N源极，并提供接地参考值，其中，电压源、第二电平输入端节点、接地参考源、和第一电平输入端节点被配置为满足下列条件中的至少一个VDDl > Vtnl+VSSl ；VDD2 > Vtn2+VSS2 ；
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VDDl > Vtn2+VSS2 ；以及VDDl > VDD2-|Vtp2| ,其中，VDDl表示电源电压值，VDD2表示第二电压值，VSSl表示接地参考值，VSS2表示电压值，Vtnl表示第一 NMOS晶体管的阈值电压，Vtn2表示第二 NMOS晶体管、第三NMOS 晶体管、第四NMOS晶体管和第五NMOS晶体管的阈值电压，以及Vtp2表示第二 PMOS晶体管和第三PMOS晶体管的阈值电压。此外，还包括一种方法，包括以下步骤使用第一反相器将第一低逻辑电平反相至第一高逻辑电平；使用第二反相器将第一高逻辑电平反相至第二低逻辑电平，第二反相器具有与第一 NMOS晶体管串联的第一 PMOS晶体管，第一 NMOS晶体管的漏极被配置为提供第二低逻辑电平；以及使用与第一 NMOS晶体管串联的第二 NMOS晶体管提供连接至第一 NMOS 晶体管的漏极的第二 NMOS晶体管的源极处的电压值。该方法还包括通过由第三反相器将第一低逻辑电平变为第二高逻辑电平来导通第二 NMOS晶体管。该方法还包括使用第二低逻辑电平截止与第三反相器的第四NMOS晶体管串联的第三NMOS晶体管。其中，第二 NMOS晶体管的源极连接至第三NMOS晶体管的源极。此外，还提供了一种方法，包括以下步骤使用第一反相器将第一高逻辑电平反相至第一低逻辑电平；使用第二反相器将第一低逻辑电平反相至第二高逻辑电平，由第二反相器的PMOS晶体管提供第二高逻辑电平的电压值；以及使用第三反相器将第一高逻辑电平反相至第二低逻辑电平，以截止连接至第二反相器的第二 NMOS晶体管的第一 NMOS晶体管，第二高逻辑电平被配置为导通连接至第三反相器的第四NMOS晶体管的第三NMOS晶体管。
本公开的一个或多个实施例的细节会在附图和下列描述中得到阐述。其他特征和优点通过描述、附图和权利要求的阐述而变得十分明显。图1是根据一些实施例的电压电平移位器的电路图。图2是根据一些实施例的图1中的电压电平移位器的电路图，其中标示了电压电平移位器的输入端接收到低逻辑电平时的每个晶体管的工作状态。图3是示出了根据一些实施例的图1中的电压电平移位器的输入端接收到低逻辑电平时的电压电平移位器的工作的流程图。图4是根据一些实施例的图1中的电压电平移位器的电路图，其中标示了电压电平移位器的输入端接收到高逻辑电平时的每个晶体管的工作状态。图5是示出了根据一些实施例的图1中的电压电平移位器的输入端接收到高逻辑电平时的电压电平移位器的工作的流程图。不同附图中的相同的参考标号表示相同的元件。
具体实施例方式下面将详细讨论附图中示出的实施例或实例。然而应当理解，下面将详细讨论附图中示出的实施例或实例。然而应当理解，这些实施例和实例并不意在限定本发明。公开的实施例中的任何修改和调整以及本文中公开的原理的其他应用均视为对本领域的普通技术人员来说是司空见惯的。所有实施例中的参考标号可以重复使用，但是这些参考标号表示的一个实施例中的部件不能用于另一实施例，即便他们共用相同的参考标号。示例件电路图1是根据一些实施例的电压电平移位电路(例如，电压电平移位器)100的电路图。当输入端IN被施加低逻辑电平(例如，低)时，输出端OUT跟随节点VDD2处的电压。 换言之，电压电平移位器100将以电压VSSl为地的第一接地区域中的接地电平移位至以电压VSS2为地的第二接地区域中的接地电平。类似地，电压电平移位器100将以电压VDDl 为工作电压的第一电能区域(例如，电源区域)中的电源电平移位至以电压VDD2为工作电压的第二电能区域。例如，在第一接地区域中的某些电路中，低(Low)具有电压VSSl的电压值(例如， 0V)，而在第二接地区域中的某些其他电路中，低具有电压VSS2的电压值(例如，-0. 5V)。类似地，在第一电能区域中的某些电路中，高(High)具有电压VDDl的电压值(例如，0. 85V), 而在第二电能区域中的某些其他电路中，高具有电压VDD2的电压值(例如，-0.95V)。在图 1中，反相器INVl既处于第一接地区域也处于第一电能区域，这是因为，当输入端IN为低时，输出端0 1为高，即电压VDDl的电压值。而当输入端IN为高时，输出端01为低，即电压VSS 1的电压值。又例如，反相器INV2既处于第二接地区域也处于第二电能区域，这是因为，当输出端OUT为低时，低电压值为电压VSS2，而当输出端OUT为高时，高电压值为电压 VDD2。尽管电压电平移位器100可以同时移位电压VSSl的接地电平和电压VDDl的电源电平，但仅移位接地电平或电源电平的情况也包含在多种实施例的范围内。例如，为了仅移位接地电平，电压VDD2设置在电压VDDl处，或者电压VDDl和VDD2的两个节点连接在一起。 类似地，为了仅移位电源电平，电压VSS2设置在电压VSSl处，或者电压VSSl和VSS2的两个节点连接在一起。PMOS晶体管P7与匪OS晶体管N6串联连接(例如，PMOS晶体管P7的漏极连接至 NMOS晶体管N6的漏极)并形成反相器INVl。反相器INV 1的输出端01用作反相器INV2 的输入端，反相器INV2由PMOS晶体管PO和NMOS晶体管NO串联连接(例如，PMOS晶体管 PO的漏极连接至NMOS晶体管NO的漏极)而形成。反相器INV2的输出端用作电平移位器 100的输出端OUT，其还可以控制(例如，导通或截止)NMOS晶体管N2。例如，当输出端OUT 为高时，晶体管N2的栅极为高，其可以导通晶体管N2。而当输出端OUT为低时，晶体管N2 的栅极为低，其可以截止晶体管N2。NMOS晶体管NO与N3串联连接(例如，NMOS晶体管的源极连接至NMOS晶体管N3 的漏极)。当输入端IN为低时，晶体管N3连同晶体管NO将输出端OUT处(其为晶体管NO 的漏极)的电压电平拉至节点VSS2处(其为晶体管N3的源极)的电压电平。当输入端IN为高时，晶体管PO将输出端OUT处(其为晶体管PO的漏极)的电压电平拉至晶体管PO的源极处的电压电平(其为电压VDD2)。PMOS晶体管Pl和MNOS晶体管附串联连接(PM0S晶体管Pl的漏极连接至NMOS 晶体管m的漏极)并形成反相器INV3。节点02 (反相器INV3的输出端)控制(例如，导通/截止)晶体管N3。例如，当输出端02为高时，NMOS晶体管N3的栅极为高，用于导通晶体管N3。而如果输出端02为低，则NMOS晶体管N3的栅极为低，用于截止晶体管N3。在一些实施例中，VDDl > Vtnl+VSSl and VDD2 > Vtn2+VSS2,以及VDDl > Vtn2+VSS2 and VDDl > VDD2-1 Vtp2其中，电压Vtnl是NMOS晶体管N6的阈值电压，电压Vtn2是NMOS晶体管N0、N1、 N2和N3的阈值电压。电压Vtp2是晶体管PO和Pl的阈值电压。在下面的描述中，当VDDl > Vtnl+VSSl，晶体管N6具有足够的电源来导通。当 VDD2 > Vtn2+VSS2,晶体管N2和N3具有足够的电源来导通。当VDDl > Vtn2+VSS2,晶体管 NO和附具有足够的电源来导通。以及当VDDl > VDD2-|Vtp2|，晶体管PO和Pl具有足够的电源来导通。在一些实施例中，电压VSSl和VSS2处于同一范围内，约-0. 5V到0. 3V，但是其他范围也可以落入多种实施例的范围内。接收低逻辑电平的输入端的示例件工作图2是根据一些实施例的标示了每个晶体管的工作状态的电压电平移位器100的电路图200，示出了当输入端IN施加低时的电压电平移位器100的工作状态。如图所示， 晶体管N6、P0、N1和N2截止，而晶体管P7、N0、N3和Pl导通。此外，电压VSSU VDDU VSS2 和VDD2分别设置在0. 0V、0. 85V、-0. 5V和0. 95V。在一些实施例中，当输入端IN为低时， 输出端OUT的电压电平跟随节点VSS2处的电压电平，示出为-0. 5V。由于输入端IN为低，故NMOS晶体管N6截止，而PMOS晶体管P7导通。节点01 (其为晶体管P7的漏极)被拉至PMOS晶体管P7的源极处的电压电平，其在电压VDDl的电压值(例如，0.85V)处为高。换言之，由于反相器INVl的输入端IN为低，故输出端01 (反相器INVl的输出端)为高，其还截止PMOS晶体管P0，并导通NMOS晶体管NO。由于晶体管PO 截止，故输出端OUT与电压VDD2电断开。由于输入端IN为低，故PMOS晶体管Pl和NMOS晶体管附的栅极为低。因此，晶体管PI和m分别导通和截止。由于晶体管PI导通，故节点02(其为晶体管PI的漏极) 被拉至其源极处的电压电平(其为电压VDD2)。由于节点02还是晶体管N3的栅极(其处于电压VDD2)，故晶体管N3导通。由于NMOS晶体管NO导通，故晶体管NO的漏极处的电压电平被拉至晶体管NO的源极，其为晶体管N3的漏极。由于晶体管N3导通，故其将其漏极处的电压电平拉至其源极处的电压电平(其为电压VSS2或-0. 5V)。换言之，输出端OUT处的电压电平被拉至(或跟随至)节点VSS2处的电压电平(其示出为-0. 5V)。图3是示出了当输入端IN接收到低时电压电平移位器100的工作的流程图300。步骤305，在输入端IN处施加低。步骤310，反相器INVl将输入端IN处的低反相至节点01处的高，以导通晶体管NO。步骤315，反相器INV2将节点01处的高反相至输出端OUT处的低。步骤320，反相器INV3将输入端IN处的低反相至节点02处的高，以导通晶体管 N3。步骤325，晶体管NO和N3将输出端OUT处的电压电平拉至晶体管N3的源极处的电压电平，其具有电压VSS2 (-0. 5V)。实际上，输出端OUT具有电压VSS2或-0. 5V。
接收高逻辑电平的输入端的示例件工作图4是根据一些实施例的标示了每个晶体管的工作状态的电压电平移位器100的电路图400，示出了当输入端IN施加高时的电压电平移位器100的工作状态。如图所示， 晶体管N6、P0、N1和N2导通，而晶体管P7、N0、N3和Pl截止。此外，电压VSSU VDDU VSS2 和VDD2分别设置在0. 0V、0. 85V、-0. 5V和0. 95V。在一些实施例中，当输入端IN为高时， 输出端OUT的电压电平跟随节点VSS2处的电压电平，示出为0. 95V。由于输入端IN为高，故NMOS晶体管N6导通，而PMOS晶体管P7截止。节点01 (其为晶体管P6的漏极)被拉至PMOS晶体管P6的源极处的电压电平，其在电压VDDl的电压值 (例如，0V)处为低。换言之，由于反相器INVl的输入端IN为高，故输出端01 (反相器INV 1的输出端)为低，其还导通PMOS晶体管P0，并截止NMOS晶体管NO。由于晶体管PO导通， 故输出端OUT (其为晶体管PO的漏极)被拉至晶体管PO的源极(例如，VDD2或0. 95V)。 由于输出端OUT还是晶体管N2的栅极(其为高)，故晶体管N2导通。由于输入端IN为高，故PMOS晶体管Pl和NMOS晶体管附的栅极为高。因此，晶体管PI和m分别截止和导通。由于晶体管PI导通，故节点02(其为晶体管PI的漏极) 被拉至其源极处的电压电平(其为晶体管N2的漏极)。由于NMOS晶体管N2导通，故其漏极处的电压电平被拉至其源极(其为电压VSS2或低)处的电压电平。因此，节点02为低。 由于节点02还是晶体管N3的栅极(其为低)，故晶体管N3截止。由于NMOS晶体管NO和 N3截止，故电压VSS2的节点与输出端OUT电断开。图5是示出了当输入端IN接收到高时电压电平移位器100的工作的流程图500。步骤505，在输入端IN处施加高。步骤510，反相器INVl将输入端IN处的高反相至节点01处的低，以截止晶体管N0。步骤515，反相器INV3将输入端IN处的高反相至节点02处的低，以导通晶体管 N3。由于晶体管NO和N3截止，故电压VSS2的节点与输出端OUT电断开。步骤520，反相器INV2将节点01处的低反相至输出端OUT处的电压VDD2的高。 换言之，输出端01处的低还导通晶体管P0，以将输出端OUT处(例如，晶体管PO的漏极) 的电压电平拉低至具有电压VDD2的晶体管PO源极处的电压电平。实际上，输出端OUT具有电压VDD2或0. 95V。本文描述了多个实施例。然而，应理解，在不背离本公开的思想和范围的前提下， 可以进行多种改进。例如，示出为特定掺杂类型的各种晶体管(例如，匪OS和PM0S)是为了示出的目的，本公开的实施例不限于特定类型，而选择用于特定晶体管的掺杂类型是一种设计选择并且处于这些实施例的范围中。上文描述中使用的各种信号的逻辑电平(例如， 低或高)也是为了示出的目的，当信号激活和/或去激活时，实施例不限于特定电平，而选择该电平仅是一种设计选择。又例如，在一些实施例中，当输入端IN为低时，输出端OUT跟随电压VSS2，而当输入端IN为高时，输出端OUT跟随电压VDD2。又例如，一些实施例涉及一种电路，包括第一反相器、第二反相器、第三反相器、 和第一 NMOS晶体管。第一反相器的输入端被配置为用作输入节点。第二反相器的输出端被配置为用作输出节点。第三反相器的输入端连接至第一反相器的输入端。第一 NMOS晶体管的栅极连接至第三反相器的输出端。第一 NMOS晶体管的漏极连接至第二反相器。第一 NMOS晶体管的源极被配置为用作输入端电平节点。当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由电平输入端节点处的电压电平提供的电压电平。又例如，一些实施例涉及一种电路，包括第一 PMOS晶体管，具有第一 P栅极、第一 P漏极、以及第一 P源极；第一 NMOS晶体管，具有第一 N栅极、第一 N漏极、以及第一 N源极；第二 PMOS晶体管，具有第二 P栅极、第二 P漏极、以及第二 P源极；第二 NMOS晶体管，具有第二 N栅极、第二 N漏极、以及第二 N源极；第三PMOS晶体管，具有第三P栅极、第三P漏极、以及第三P源极；第三NMOS晶体管，具有第三N栅极、第三N漏极、以及第三N源极；第四NMOS晶体管，具有第四N栅极、第四N漏极、以及第四N源极；第五NMOS晶体管，具有第五N栅极、第五N漏极、以及第五N源极；输入端节点；输出端节点；第一电平输入端节点； 以及第二电平输入端节点。输入端节点连接至第一 P栅极、第一 N栅极、第三P栅极、以及第三N栅极。第一 P漏极连接至第一 N漏极、第二 P栅极、和第二 N栅极。第二 P漏极连接至第二 N漏极、第五N栅极、和输出端节点。第二 P源极连接至第三P源极和第二输入端电平节点。第二 N源极连接至第四N漏极。第四N栅极连接至第三N漏极和第三P漏极。第四N源极连接至第五N源极和第一电平输入端节点。第三N源极连接至第五N漏极。当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由第一电平输入端节点提供的第一电压值，以及当输入端节点被配置为接收高逻辑电平时，输出端节点被配置为接收由第二电平输入端节点提供的第二电压值。又例如，一些实施例涉及一种方法，包括以下步骤使用第一反相器将第一高逻辑电平反相至第一低逻辑电平；使用第二反相器将第一低逻辑电平反相至第二高逻辑电平； 由第二反相器的PMOS晶体管提供第二高逻辑电平的电压值；以及使用第三反相器将第一高逻辑电平反相至第二低逻辑电平，以截止连接至第二反相器的第二 NMOS晶体管的第一 NMOS晶体管；第二高逻辑电平被配置为导通连接至第三反相器的第四NMOS晶体管的第三 NMOS晶体管。又例如，一些实施例涉及一种方法，包括以下步骤使用第一反相器将第一低逻辑电平反相至第一高逻辑电平；使用第二反相器将第一高逻辑电平反相至第二低逻辑电平； 第二反相器具有与第一 NMOS晶体管串联的第一 PMOS晶体管；第一 NMOS晶体管的漏极被配置为提供第二低逻辑电平；以及使用与第一 NMOS晶体管串联的第二 NMOS晶体管以提供连接至第一 NMOS晶体管的漏极的第二 NMOS晶体管的源极处的电压值。上述方法示出了示例性的步骤，但是这些步骤不必一定按照示出的顺序进行执行，其中的一些步骤是可以同时执行的。根据公开的实施例的思想和范围，可以对上述步骤进行添加、替换、修改顺序、和/或适当删减。
权利要求
1.一种电路，包括第一反相器，所述第一反相器的输入端被配置为用作输入端节点； 第二反相器，所述第一反相器的输出端连接至所述第二反相器的输入端，所述第二反相器的输出端被配置为用作输出端节点；第三反相器，所述第三反相器的输入端连接至所述第一反相器的输入端；以及第一 NMOS晶体管，所述第一 NMOS晶体管的栅极连接至所述第三反相器的输出端，所述第一 NMOS晶体管的漏极连接至所述第二反相器，所述第一 NMOS晶体管的源极被配置为用作输入端电平节点，其中，当所述输入端节点被配置为接收低逻辑电平时，所述输出端节点被配置为接收由所述输入端电平节点处的电压电平提供的电压值。
2.根据权利要求1所述的电路，还包括第二NMOS晶体管，所述第二 NMOS晶体管的栅极连接至所述输出端节点，所述第二 NMOS晶体管的漏极连接至所述第三反相器，以及所述第二 NMOS晶体管的源极连接至所述第一 NMOS晶体管的源极。
3.根据权利要求1所述的电路，其中 所述第二反相器包括PMOS晶体管，具有PMOS源极、PMOS漏极、和PMOS栅极；以及第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极、和第二 NMOS栅极；所述PMOS栅极连接至所述第二 NMOS栅极，并被配置为用作所述第二反相器的输入端；所述PMOS源极连接至电源电压源；所述PMOS漏极连接至所述第二 NMOS漏极，并被配置为用作所述输出端节点；以及所述第二 NMOS源极，连接至所述第一 NMOS晶体管的漏极。
4.根据权利要求1所述的电路，还包括 第一电压源，用于提供第一电源电压； 第二电压源，用于提供第二电源电压；第一接地参考源，用于提供第一接地参考电压；以及第二接地参考源，用于生成第二接地参考电压，其中，所述第一电压源和所述第一接地参考源是由所述第一反相器使用的，所述第二电压源是由所述第二反相器使用的，所述第二接地参考源连接至所述第一 NMOS晶体管的源极。
5.根据权利要求4所述的电路，其中，所述第一电压源、所述第二电压源、所述第一接地参考源、和所述第二接地参考源被配置为满足下列条件中的至少一个VDDl > Vtnl+VSSl； VDD2 > Vtn2+VSS2 ； VDDl > Vtn2+VSS2 ；以及 VDDl > VDD2-IVtp2|,其中，VDDl表示所述第一电源电压，VDD2表示所述第二电源电压，VSSl表示所述第一接地参考，VSS2表示所述第二接地参考，Vtnl表示所述第一反相器的NMOS晶体管的阈值电压，Vtn2表示所述第二反相器和所述第三反相器中的NMOS晶体管的阈值电压和所述第一 NMOS晶体管的阈值电压，以及Vtp2表示所述第二反相器和所述第三反相器中的PMOS晶体管的阈值电压。
6.一种电路，包括第一 PMOS晶体管，具有第一 P栅极、第一 P漏极、以及第一 P源极； 第一 NMOS晶体管，具有第一 N栅极、第一 N漏极、以及第一 N源极； 第二 PMOS晶体管，具有第二 P栅极、第二 P漏极、以及第二 P源极； 第二 NMOS晶体管，具有第二 N栅极、第二 N漏极、以及第二 N源极； 第三PMOS晶体管，具有第三P栅极、第三P漏极、以及第三P源极； 第三NMOS晶体管，具有第三N栅极、第三N漏极、以及第三N源极； 第四NMOS晶体管，具有第四N栅极、第四N漏极、以及第四N源极； 第五NMOS晶体管，具有第五N栅极、第五N漏极、以及第五N源极； 输入端节点； 输出端节点；第一电平输入端节点；以及第二电平输入端节点，其中所述输入端节点连接至所述第一 P栅极、所述第一 N栅极、所述第三P栅极、以及所述第三N栅极；所述第一 P漏极连接至所述第一 N漏极、所述第二 P栅极、以及所述第二 N栅极； 所述第二 P漏极连接至所述第二 N漏极、所述第五N栅极、以及所述输出端节点； 所述第二 P源极连接至所述第三P源极和所述第二电平输入端节点； 所述第二 N源极连接至所述第四N漏极； 所述第四N栅极连接至所述第三N漏极和所述第三P漏极； 所述第四N源极连接至所述第五N源极和所述第一电平输入端节点； 所述第三N源极连接至所述第五N漏极；以及当所述输入端节点被配置为接收低逻辑电平时，所述输出端节点被配置为接收由所述第一电平输入端节点提供的第一电压值，以及当所述输入端节点被配置为接收高逻辑电平时，所述输出端节点被配置为接收由所述第二电平输入端节点提供的第二电压值。
7.根据权利要求6所述的电路，其中，所述第一N源极连接至第一接地参考源，所述第一接地参考源与第二接地参考源不同，所述第二接地参考源连接至所述第四N源极和所述第五N源极。
8.一种方法，包括以下步骤使用第一反相器将第一低逻辑电平反相至第一高逻辑电平；使用第二反相器将所述第一高逻辑电平反相至第二低逻辑电平，所述第二反相器具有与第一 NMOS晶体管串联的第一 PMOS晶体管，所述第一 NMOS晶体管的漏极被配置为提供所述第二低逻辑电平；以及使用与所述第一 NMOS晶体管串联的第二 NMOS晶体管提供连接至所述第一 NMOS晶体管的漏极的所述第二 NMOS晶体管的源极处的电压值。
9.根据权利要求8所述的方法，还包括通过由第三反相器将所述第一低逻辑电平变为第二高逻辑电平来导通所述第二 NMOS晶体管，此外，还包括使用所述第二低逻辑电平截止与所述第三反相器的第四NMOS晶体管串联的第三NMOS晶体管，其中，所述第二 NMOS晶体管的源极连接至所述第三NMOS晶体管的源极。
10. 一种方法，包括以下步骤使用第一反相器将第一高逻辑电平反相至第一低逻辑电平；使用第二反相器将所述第一低逻辑电平反相至第二高逻辑电平，由所述第二反相器的 PMOS晶体管提供所述第二高逻辑电平的电压值；以及使用第三反相器将所述第一高逻辑电平反相至第二低逻辑电平，以截止连接至所述第二反相器的第二 NMOS晶体管的第一 NMOS晶体管，所述第二高逻辑电平被配置为导通连接至所述第三反相器的第四NMOS晶体管的第三NMOS晶体管。
全文摘要
第一反相器的输入端被配置为用作输入端节点。第一反相器的输出端连接至第二反相器的输入端。第二反相器的输出端被配置为用作输出端节点。第三反相器的输入端连接至第一反相器的输入端。第一NMOS晶体管的栅极连接至第三反相器的输出端。第一NMOS晶体管的漏极连接至第二反相器。第一NMOS晶体管的源极被配置为用作输入端电平节点。当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由输入端电平节点处的电压电平提供的电压值。
文档编号H03K19/0185GK102447469SQ20111024160
公开日2012年5月9日 申请日期2011年8月17日 优先权日2010年10月8日
发明者严光武, 林松杰, 许国原, 陈柏宏 申请人:台湾积体电路制造股份有限公司