专利名称：Lc-vco芯片及其版图布局方法
技术领域：
本发明涉及电路领域，尤其涉及一种LC-VCO芯片及其版图布局方法。
背景技术：
LC-VCO(Inductor and Capacitor based Voltage-ControlledOscillator,电感电容型压控振荡器)是射频收发机芯片的核心模块之一，它通常置于PLL (Phase LockedLoop，锁相环)中，与PLL—起为芯片提供高精度的本振信号LO (Local Oscillator)，或者为芯片提供合适的时钟信号。相位噪声(Phase Noise)是LC-VCO最重要的性能指标之一，它的好坏决定了 LO信号的频谱纯度，决定了其产生的时钟信号的抖动(jitter)大小；而频谱纯度和抖动大小，会影响甚至限制系统的性能。低相位噪声，总是LC-VCO设计和优化所追求的目标之一。从鲁棒性(包括对VCO最基本的要求，必须在各种工艺角和温度下都能正常起振)，功耗控制和抑制电源电压噪声影响这几个角度来考虑，带有尾电流源的LC-VCO是最佳的选择，也是工业界最常用的结构。特别是带有PMOS尾电流源的LC-VC0，更为常用。图1所示的电路就是一个带有PMOS尾电流源LC-VCO的典型例子，图1中，第二 PMOS管Mp2为尾电流源。尾电流源虽然为LC-VCO提供了很多优点，但是也存在一个很大的缺点，即尾电流的噪声会通过各种频率调制机制转化为LC-VCO的相位噪声，从而严重恶化LC-VCO的相位噪声。因此，尽可能的降低尾电流的噪声，对于提高LC-VCO的相位噪声性能很关键。如图1所示，PMOS管Mp2为LC-VCO的尾电流管，而参考电流产生电路100、第一NMOS管Mnl、第二 NMOS管Mn2、第一 PMOS管Mpl —起称为LC-VC0偏置电流产生电路103。因此，尾电流I out的噪声，除了包括尾电流管第二 PMOS管Mp2自身产生的噪声外，还包括LC-VCO偏置电流产生电路103贡献的噪声。在1ut的噪声贡献中，第二 PMOS管Mp2占的比例一般很小，绝大部分(> 90% )的噪声都是由LC-VCO的偏置电流产生电路103贡献，特别是参考电流产生电路100的噪声和第一 NMOS管Mn 1、第二 NMOS管Mn2的噪声。这是因为，一个比较大的尾电流(lout比如说几个mA)往往是从一个比较小的偏置电流(Iref比如说几十uA)通过电流镜放大上百倍而产生。在图1所示电路中，第一 NMOS管Mnl和第二NMOS管Mn2形成第一电流镜，第一 PMOS管Mpl和第二 PMOS管Mp2形成第二电流镜，第一电流镜和第二电流镜均起电流放大作用。在电流成比例放大的过程中，电流噪声也随之成比例放大，因此LC-VCO偏置电流产生电路103的噪声在被成百倍放大后进入尾电流1ut中，成为尾电流噪声的主要来源。为了降低尾电流的噪声，首先需要设计低噪声的LC-VCO偏置电流产生电路103，其次要尽可能的降低LC-VCO偏置电流产生电路103的噪声到尾电流的传输增益。用阻值较大的电阻R和容值很大的电容C实现截止频率非常低的低通滤波器，插于电流放大路径中，可以降低LC-VCO偏置电流产生电路103的噪声传输到尾电流的增益(这就是滤波器的衰减效果)，从而降低LC-VCO偏置电流产生电路103的噪声到尾电流的贡献。这在工业界被普遍使用，是设计LC-VCO并抑制LC-VCO尾电流噪声的标准方法。通常，这个RC滤波器位于最后一级电流镜上，即作为LC-VCO尾电流管的第二 PMOS管Mp2的栅极上,如图1所示。这里，阻值较大的电阻R和容值很大的电容C占用的芯片面积会很大，特别是为了实现很低的截止频率，以达到更好的滤波效果。电阻R占用的芯片面积一般不大，主要是电容C的面积大。举例说明，为了实现4kHz截止频率，也就是RC = 1/2/ Ji /4kHz = 4X 10_5 ；电阻R不能取太大，否则电阻R本身贡献的噪声将会很大，不仅起不到降低尾电流噪声的效果，甚至反而会恶化尾电流噪声。考虑工程实际，取电阻R为100kQ，则电容C = 400pF。由于不要求电容C精确，因此这么大容值的电容C 一般用MOS (Metal-Oxide-Semiconductor,金属-氧化物-半导体)电容实现，假设MOS电容的电容密度为5fF/um2，则400pF的电容需要至少需要80000um2的芯片面积，等效为200umX400um的面积。这是非常大的一个面积，甚至可能与LC-VCO电感的面积相当，对于低成本(因此芯片面积必须小)的射频收发机芯片往往是无法承受的。如果这个面积能够省下来，将会极大的减小整个LC-VCO的芯片面积。图2为LC-VCO芯片的传统版图布局方式之一。集成大电容C需要消耗很大的芯片面积。如图2所示，为了尽可能维持LC-VCO核心电路(包括图2中的LC-VCO主模块201和电感202)版图的对称性，将滤波电容203 (即RC滤波器中的滤波电容)放置于LC-VCO核心电路版图的一旁，而且离核心电路版图有一定间距。由于滤波电容203需要通过走线连到LC-VCO主模块201，这段走线比较容易受到噪声的干扰，从而可能会影响LC-VCO的性能。图2中，电感202包括电感线圈2021和隔离环2022两部分。图3为LC-VCO芯片的传统版图布局方式之二。图3所示布局方式中，将滤波电容203放置于射频收发机芯片的外部，即使用片外电容作为滤波电容203，射频收发机芯片内部的LC-VCO电路仅包括LC-VCO主模块201和电感202，滤波电容203连接到射频收发机芯片的引脚204，引脚204与LC-VCO主模块201之间通过连线连接。图3中，电感202包括电感线圈2021和隔离环2022两部分。由于购买片外电容，因此获得电容值非常大的滤波电容203完全不是问题。这种实现方式在一些高性能的PLL中会遇到，能够将RC截止频率降到很低，能够非常有效的滤除LC-VCO偏置电流产生电路103的噪声。图3所示布局方式的缺点是:1)需要占用一个单独的芯片引脚204，这对于一些引脚资源非常紧缺的射频收发机芯片往往是比较难受的要求；2)需要购买一个片外电容，不仅增加成本，而且这个电容需要占用PCB板(Printed Circuit Board，印刷电路板)的面积；3)从LC-VC0主模块201到芯片引脚204，往往有比较长的距离，这段距离的走线容易受到干扰。
发明内容
本发明所要解决的技术问题是提供一种LC-VCO芯片及其版图布局方法，减小LC-VCO芯片的面积，降低成本。为解决上述技术问题，本发明提出了一种LC-VCO芯片的版图布局方法，在所述LC-VCO芯片的垂直方向上，所述LC-VCO芯片具有多层结构，所述LC-VCO芯片中包括RC滤波器和电感线圈，将所述RC滤波器中的滤波电容置于所述电感线圈的下层。进一步地，上述LC-VCO芯片的版图布局方法还可具有以下特点，所述滤波电容为MOS电容。
进一步地，上述LC-VCO芯片的版图布局方法还可具有以下特点，所述滤波电容与所述电感线圈之间设有金属屏蔽层。为解决上述技术问题，本发明还提出了一种LC-VCO芯片，在所述LC-VCO芯片的垂直方向上，所述LC-VCO芯片具有多层结构，所述LC-VCO芯片中包括RC滤波器和电感线圈，所述RC滤波器中的滤波电容置于所述电感线圈的下层。进一步地，上述LC-VCO芯片还可具有以下特点，所述滤波电容为MOS电容。进一步地，上述LC-VCO芯片还可具有以下特点，所述滤波电容与所述电感线圈之
间具有金属屏蔽层。为解决上述技术问题，本发明还提出了一种电路芯片的版图布局方法，在所述电路芯片的垂直方向上，所述电路芯片具有多层结构，所述电路芯片中包括片上电感和电容，将所述电容置于所述片上电感的电感线圈的下层。为解决上述技术问题，本发明还提出了一种电路芯片，在所述电路芯片的垂直方向上，所述电路芯片具有多层结构，所述电路芯片中包括片上电感和电容，所述电容置于所述片上电感的电感线圈的下层。进一步地，上述电路芯片还可具有以下特点，所述电路芯片为射频收发机芯片。本发明所提出的LC-VCO芯片及其版图布局方法，将电容值较大的电容置于电感线圈的下面，能够在保持LC-VCO性能基本不变的前提下，实现了 LC-VCO芯片面积的复用，从而极大的减小了 LC-VCO的芯片面积。本发明所提出的LC-VCO芯片的版图布局方法，与将电容值较大的电容置于片外的方式比较，不仅节省了芯片引脚资源，集成度更高，而且节省了片外元件成本和PCB板的面积。
图1为带有PMOS尾电流源的LC-VCO的典型电路；图2为LC-VCO芯片的传统版图布局方式之一；图3为LC-VCO芯片的传统版图布局方式之二 ；图4为本发明实施例中LC-VCO芯片的版图布局示意图；。图5为LC-VCO芯片沿图4中A-A'线的截面图；图6为带有金属屏蔽层的LC-VCO芯片沿图4中A-A'线的截面图。
具体实施例方式本发明的主要构思是，电感是LC-VCO芯片中必不可少的元件之一，电感通常在LC-VCO芯片版图中占用比较大的面积，因此，当LC-VCO芯片中包括大RC滤波器时，为了减小芯片面积，将RC滤波器的滤波电容在LC-VCO芯片的垂直方向上置于电感线圈的下层。以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。本发明提出了一种LC-VCO芯片的版图布局方法，即在LC-VCO芯片中包括RC滤波器和电感线圈时，在LC-VCO芯片的垂直方向上，将RC滤波器中的滤波电容置于电感线圈的下层，以使该滤波电容与电感线圈复用LC-VCO芯片的版图面积，从而减小LC-VCO芯片的面积。
图4为本发明实施例中LC-VCO芯片的版图布局示意图。如图4所示，本实施例中，在LC-VCO芯片的垂直方向上，RC滤波器中的滤波电容203置于电感线圈2021的下层，以使滤波电容203和电感线圈2021复用LC-VCO芯片的版图面积。LC-VCO主模块201 (包括偏置电路、有源电路、电容阵列等等)在LC-VCO芯片的版图上与电感202并列排布。图4中，电感202包括电感线圈2021和隔离环2022两部分。需要说明的是，整个LC-VCO芯片都是分层的，也就是说，LC-VCO芯片具有多层结构。LC-VCO芯片的底层是器件，LC-VCO芯片的上面几层是多层的互联线。滤波电容203不可以放在LC-VCO主模块201的下面，因为LC-VCO主模块201主要是器件，这些器件也位于LC-VCO芯片的底层，跟滤波电容203处于相同的层次。LC-VCO芯片有多少层(通常指金属连线层数)，是由LC-VCO芯片所采用的工艺决定的，工艺手册中有具体的层数规定。用户可以使用比工艺手册中规定的层数少的层数，但是不能超过工艺手册中规定的层数。现代CMOS工艺，比如说台积电(TSMC:Taiwan Semiconductor ManufacturingCorporation,台湾半导体制造公司)的0.13um CMOS工艺，可以使用高达8层的金属互联线。现代主流CMOS工艺，都有5至10层的互联线。图4所示的版图布局方式实现了 LC-VCO芯片面积复用。图4所示版图布局方案能够实施的基本思想是利用了现代CMOS工艺具有多层布线，在芯片垂直方向上呈现立体形态的特点。在工艺制作上，电感线圈2021 —般都是用最高层金属(或者最高的几层金属)制作，能够实现比较优质的电感。而滤波电容203，由于用于滤波，不要求滤波电容203的电容值精确和线性度好，只希望滤波电容203的电容值尽可能的大，因此滤波电容203可以用MOS电容实现。MOS电容相比工艺库中其它类型的电容，具有电容密度大、线性度不太好的特点，刚好符合LC-VCO的RC滤波器中的滤波电容203的需求。在工艺制作上，MOS电容仅使用低层金属连线、多晶硅栅、硅衬底，这些都位于底层，离电感线圈2021所用的最高层金属相距甚远，因此不会出现冲突。图4中，电感线圈2021由最闻层金属(或者最闻的几层金属)绕圈而成。除了电感线圈2021外，电感202还包括电感线圈2021外面的隔离环2022。隔离环2022离电感线圈2021有一段距离。隔离环2022的作用主要是为了保护电感线圈2021，既防止电感线圈2021形成的电磁场影响外面的电路，又防止外面电路的干扰影响电感线圈2021。隔离环2022通常采用最低层金属制作，并通过接触孔与硅衬底相连接。图5为LC-VCO芯片沿图4中A-A'线的截面图。由图5可见，在LC-VCO芯片的垂直方向上，电感线圈2021在上面，而用MOS电容实现的滤波电容203在下面，彼此之间的距离很远，不会出现冲突。滤波电容203由许多个电容值较小的MOS电容2031并联而成，这些电容值较小的MOS电容2031在版图上摆成正方形(或者长方形)阵列，并由底层金属连线205全部连接在一起形成滤波电容203。进一步地，为避免处于下层的滤波电容203影响到电感线圈2021，还可以在电感线圈2021与滤波电容203之间插入一层金属屏蔽层,如图6所不。图6为带有金属屏蔽层的LC-VCO芯片沿图4中A-A'线的截面图。图6中所示的金属屏蔽层206需要接地。举例说明，假设工艺一共有8层金属，电感线圈2021使用了第7、8两层金属，而电感线圈2021下面的MOS电容2031 (包括用于连接这些MOS电容的连线)使用了第1、2两层金属，那么可以使用第3层金属作为屏蔽层，隔离上面的电感线圈2021与电感线圈2021下面的MOS电容 2031。本发明所提出的LC-VCO芯片的版图布局方法，将电容值较大的电容置于电感线圈下面，能够在保持LC-VCO性能基本不变的前提下，实现了 LC-VCO芯片面积的复用，从而极大的减小了 LC-VCO的芯片面积。本发明所提出的LC-VCO芯片的版图布局方法，与将电容值较大的电容置于片外的方式比较，不仅节省了芯片引脚资源，集成度更高，而且节省了片外元件成本和PCB板的面积。本发明还提出了一种LC-VCO芯片。该LC-VCO芯片采用本发明的LC-VCO芯片的版图布局方法进行布局，例如图4所示的版图布局方式，因此能够极大地减小LC-VCO的芯片面积。本发明的LC-VCO芯片，在LC-VCO芯片的垂直方向上，LC-VCO芯片具有多层结构，LC-VCO芯片中包括RC滤波器和电感线圈，其中，RC滤波器中的滤波电容置于电感线圈的下层。进一步地，本发明LC-VCO芯片中的滤波电容可以是MOS电容。进一步地，本发明LC-VCO芯片中，滤波电容和电感线圈之间可以具有金属屏蔽层。金属屏蔽层可以将滤波电容和电感线圈隔离开来，使LC-VCO芯片的工作性能更加稳定。本发明所提出的LC-VCO芯片，采用本发明的LC-VCO芯片的版图布局方法进行版图布局，将电容值较大的电容置于电感线圈下面，能够在保持LC-VCO性能基本不变的前提下，实现LC-VCO芯片面积的复用，从而极大的减小了 LC-VCO的芯片面积。并且，本发明所提出的LC-VCO芯片，节省了芯片引脚资源，集成度更高，而且进一步节省了片外元件成本和PCB板的面积。前述针对LC-VCO提出的将电容值较大的电容置于电感线圈下层的版图布局方法，可以推广应用到任何使用了片上电感(片上电感中包括电感线圈)并且具有电容值较大的电容(例如MOS电容)的电路，完全可以不用针对特定的电路和特定的用途。因此，本发明还提出了一种电路芯片的版图布局方法，在该电路芯片的垂直方向上，该电路芯片具有多层结构，该电路芯片中包括片上电感和电容(该电容指电容值较大的电容，例如大电容值的MOS电容)，将电容置于片上电感的电感线圈的下层，以使电容与片上电感的电感线圈复用电路芯片的版图面积。本发明所提出的电路芯片的版图布局方法，将电容值较大的电容置于电感线圈下面，能够在保持电路芯片性能基本不变的前提下，实现电路芯片面积的复用，从而极大的减小了电路芯片的总体面积。并且，本发明所提出的电路芯片的版图布局方法，节省了电路芯片的引脚资源，集成度更高。本发明还提出了一种电路芯片，该电路芯片采用上述电路芯片的版图布局方法进行版图布局。本发明提出的电路芯片，在该电路芯片的垂直方向上，该电路芯片具有多层结构，该电路芯片中包括片上电感和电容(该电容指电容值较大的电容，例如大电容值的MOS电容)，其中，电容置于片上电感的电感线圈的下层。该电路芯片可以是射频收发机芯片。本发明所提出的电路芯片，采用本发明的电路芯片的版图布局方法进行版图布局，电容值较大的电容置于电感线圈下面，能够在保持电路芯片性能基本不变的前提下，实现电路芯片面积的复用，从而极大的减小了电路芯片的总体面积。并且，本发明所提出的电路芯片，节省了引脚资源，集成度更高。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种LC-VCO芯片的版图布局方法，在所述LC-VCO芯片的垂直方向上，所述LC-VCO芯片具有多层结构，所述LC-VCO芯片中包括RC滤波器和电感线圈，其特征在于，将所述RC滤波器中的滤波电容置于所述电感线圈的下层。
2.根据权利要求1所述的LC-VCO芯片的版图布局方法，其特征在于，所述滤波电容为MOS电容。
3.根据权利要求1所述的LC-VCO芯片的版图布局方法，其特征在于，所述滤波电容与所述电感线圈之间设有金属屏蔽层。
4.一种LC-VCO芯片，在所述LC-VCO芯片的垂直方向上，所述LC-VCO芯片具有多层结构，所述LC-VCO芯片中包括RC滤波器和电感线圈，其特征在于，所述RC滤波器中的滤波电容置于所述电感线圈的下层。
5.根据权利要求4所述的LC-VCO芯片，其特征在于，所述滤波电容为MOS电容。
6.根据权利要求4所述的LC-VCO芯片，其特征在于，所述滤波电容与所述电感线圈之间具有金属屏蔽层。
7.一种电路芯片的版图布局方法，在所述电路芯片的垂直方向上，所述电路芯片具有多层结构，所述电路芯片中包括片上电感和电容，其特征在于，将所述电容置于所述片上电感的电感线圈的下层。
8.一种电路芯片，在所述电路芯片的垂直方向上，所述电路芯片具有多层结构，所述电路芯片中包括片上电感和电容，其特征在于，所述电容置于所述片上电感的电感线圈的下层。
9.根据权利要求8所述的电路芯片，其特征在于，所述电路芯片为射频收发机芯片。
全文摘要
本发明涉及一种LC-VCO芯片及其版图布局方法。其中，LC-VCO芯片的版图布局方法是，在所述LC-VCO芯片的垂直方向上，所述LC-VCO芯片具有多层结构，所述LC-VCO芯片中包括RC滤波器和电感线圈，将所述RC滤波器中的滤波电容置于所述电感线圈的下层。本发明所提出的LC-VCO芯片及其版图布局方法，将电容值较大的电容置于电感线圈的下面，能够在保持LC-VCO性能基本不变的前提下，实现了LC-VCO芯片面积的复用，从而极大的减小了LC-VCO的芯片面积。本发明所提出的LC-VCO芯片的版图布局方法，与将电容值较大的电容置于片外的方式比较，不仅节省了芯片引脚资源，集成度更高，而且节省了片外元件成本和PCB板的面积。
文档编号H03L7/099GK103187926SQ20111044556
公开日2013年7月3日 申请日期2011年12月28日 优先权日2011年12月28日
发明者许建超, 史爱焕 申请人:国民技术股份有限公司