一种mosfet芯片布局结构的制作方法
【专利摘要】本发明提供一种MOSFET芯片布局结构，所述MOSFET芯片包括栅极焊盘、栅极金属线及至少一组环形沟槽栅，每组环形沟槽栅至少包括两条由内而外依次环绕排列的环形沟槽栅；所述栅极金属线将各环形沟槽栅并联起来，并连接至所述栅极焊盘。本发明在MOSFET芯片的版图布局设计时，将沟槽栅设置为环形，并优化栅极连接的方式，通过这种布局结构及其延伸，可以减少芯片面积的浪费，增加有源区面积，使得有源区面积占芯片总面积的比例最大化。在排除其它因素情况下，有源区面积占芯片总面积的比例越大，可以设计更多的原胞结构，从而使漏源导通电阻Rdson更小，使得MOSFET芯片性能得到提升。
【专利说明】—种MOSFET芯片布局结构
【技术领域】
[0001]本发明属于半导体器件领域，涉及一种MOSFET芯片布局结构。
【背景技术】
[0002]集成电路版图(integrated circuit layout)，是真实集成电路物理情况的平面几何形状描述。集成电路版图是集成电路设计中最底层步骤物理设计的成果，物理设计通过布局、布线技术将逻辑综合的成果——门级的网表转换成物理版图文件，这个文件包含了各个硬件单元在芯片上的形状、面积和位置信息。版图设计的结果必须遵守制造工艺、时序、面积、功耗等的约束。版图设计是借助电子设计自动化工具来完成的。集成电路版图完成后，整个集成电路设计流程基本结束。随后，半导体加工厂会接收版图文件，利用具体的半导体器件制造技术，来制造实际的硬件电路。
[0003]如果以标准的工业流程进行集成电路制造，即化学、热学以及一些与光刻有关的变量可以得到精确控制，那么最终制造出的集成电路的行为在很大程度上取决于不同“几何形状”之间的相互连接以及位置决定。集成电路布局工程师的工作是将组成集成电路芯片的所有组件安置和连接起来，并符合预先的技术要求。通常这些技术要求包括性能、尺寸和制造可行性。在版图图形中，不同颜色图形形状可以分别代表金属、二氧化硅或组成集成电路组件的其他半导体层。同时，版图可以提供导体、隔离层、接触、通孔、掺杂注入层等方面的信息。
[0004]生成的版图必须经过一系列被称为物理验证的检查流程。设计人员必须使版图满足制造工艺、设计流程和电路性能三方面带来的约束条件。其中，制造工艺往往要求电路符合最小线宽等工艺限制，而功率耗费、占用面积也是考虑的因素。
[0005]金属-氧化层半导体场效晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor, M0SFET),是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。MOSFET的原意是:MOS (Metal Oxide Semiconductor 金属氧化物半导体)，FET (Field Effect Transistor 场效应晶体管)，即以金属层(M)的栅极隔着氧化层(0)利用电场的效应来控制半导体(S)的场效应晶体管。
[0006]功率晶体管一般用于控制功率电子器件合理工作，通过功率电子器件为负载提供大功率的输出。功率晶体管已广泛应用于控制功率输出，高频大功率晶体管的应用电子设备的扫描电路中，如彩电，显示器，示波器，大型游戏机的水平扫描电路，视放电路，发射极的功率放大器等，亦广泛应用到例如对讲机，手机的射频输出电路，闻频振荡电路和闻速电子开关电路等电路中。
[0007]功率场效应晶体管分为结型和绝缘栅型，但通常主要指绝缘栅型中的MOS型(Metal Oxide Semiconductor FET)，简称功率 MOSFET (Power M0SFET)。功率 MOSFET 按导电沟道种类可分为P沟道和N沟道，按栅极电压幅值可分为耗尽型和增强型。其中，耗尽型的特点为:当栅极电压为零时漏源极之间就存在导电沟道；增强型的特点为:对于N(P)沟道器件，栅极电压大于(小于)零时才存在导电沟道。功率MOSFET主要是N沟道增强型。
[0008]作为功率MOSFET来说，有两项参数是最重要的。一个是RDS(ON)，即通态时的漏源电阻。另一个是QG，即栅极电荷，实际即栅极电容。为了提高功率MOSFET的性能，需要尽量降低RDS(ON)。沟道电阻是RDS(ON)的一个重要组成部分。沟道电阻，即栅极下沟道的电阻。当前功率MOSFET发展的一个重要趋势就是把单个原胞的面积愈做愈小，原胞的密度愈做愈高，其原因就是为了降低沟道电阻。
[0009]为进一步增加原胞密度，也可以采用挖槽工艺。通常称为TRENCH (沟槽)MOSFET。沟槽结构的沟道是纵向的，所以其占有面积比横向沟道为小，从而可进一步增加原胞密度。
[0010]随着科技的发展，对MOSFET芯片的要求越来越高，如何进一步合理安排MOSFET版图布局，使得有源区面积占芯片总面积的比例最大化，以设计更多的原胞结构，进一步降低漏源导通电阻RDS(ON)，成为本领域技术人员亟待解决的一个技术问题。
【发明内容】
[0011]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOSFET芯片布局结构，用于解决现有技术中功率晶体管的漏源导通电阻有待进一步降低的问题。
[0012]为实现上述目的及其他相关目的，本发明提供一种MOSFET芯片布局结构，所述MOSFET芯片包括栅极焊盘、栅极金属线及至少一组环形沟槽栅，每组环形沟槽栅至少包括两条由内而外依次环绕排列的环形沟槽栅；所述栅极金属线将各环形沟槽栅并联起来，并连接至所述栅极焊盘。
[0013]可选地，所述MOSFET芯片包括两组环形沟槽栅，所述环形沟槽栅为跑道型，两组环形沟槽栅的直线部分互相平行，且两组环形沟槽栅的中心连线垂直所述环形沟槽栅的直线部分。
[0014]可选地，所述栅极焊盘位于两组环形沟槽栅第一端弧形部分之间的区域内，所述栅极金属线包括依次相连并围成四方形的第一段、第二段、第三段及第四段，其中，所述栅极金属线的第一段垂直连接两组环形沟槽栅的每条直线部分，所述栅极金属线的第二段及第三段靠近两组环形沟槽栅外侧并分别垂直连接于所述栅极金属线的第一段两端，所述栅极金属线的第四段靠近两组环形沟槽栅第一端，且两端分别连接所述栅极金属线的第二段及第三段；所述栅极焊盘连接于所述栅极金属线的第四段内侧。
[0015]可选地，所述栅极金属线的第一段经过两组环形沟槽栅的中心连线。
[0016]可选地，所述MOSFET芯片包括一组环形沟槽栅，所述栅极焊盘位于所述环形沟槽栅内部，所述栅极金属线为直线型，所述栅极金属线一端与所述栅极焊盘连接，另一端由内而外依次并联连接所有环形沟槽栅。
[0017]可选地，所述环形沟槽栅为跑道型，所述栅极金属线并联连接环形沟槽栅的直线部分。
[0018]可选地，所述环形沟槽栅为跑道型，所述栅极金属线并联连接环形沟槽栅的弧线部分。
[0019]可选地，所述栅极焊盘位于所述环形沟槽栅中心。
[0020]可选地，所述MOSFET芯片为纵向M0SFET，自下而上依次包括漏区、漂移区、沟道区及源区，所述环形沟槽栅从所述源区表面向下延伸至所述漂移区中。
[0021]如上所述，本发明的MOSFET芯片布局结构，具有以下有益效果:本发明在MOSFET芯片的版图布局设计时，将沟槽栅设置为环形，并优化栅极连接的方式，通过这种布局结构及其延伸，可以减少芯片面积的浪费，增加有源区面积，使得有源区面积占芯片总面积的比例最大化。在排除其它因素情况下，有源区面积占芯片总面积的比例越大，可以设计更多的原胞结构，从而使漏源导通电阻Rdson更小，使得MOSFET芯片性能得到提升。通过优化环形沟槽栅的形状及排布，以及栅极焊盘的位置，本发明的MOSFET芯片布局结构不仅适用于大面积芯片，也适用于小面积管芯，具有广泛的应用基础。
【专利附图】
【附图说明】
[0022]图1显示为本发明的MOSFET芯片布局结构在实施例一中的俯视示意图。
[0023]图2显示为本发明的MOSFET芯片布局结构在实施例二中的俯视示意图。
[0024]图3显示为图2所示结构的A-A向剖面图。
[0025]元件标号说明
[0026]I MOSFET 芯片
[0027]2栅极焊盘
[0028]3栅极金属线
[0029]31 第一段
[0030]32 第二段
[0031]33第三段
[0032]34第四段
[0033]4 环形沟槽栅
[0034]41栅极多晶硅
[0035]42栅氧化层
[0036]5 漏区
[0037]6 漂移区
[0038]7 沟道区
[0039]8 源区
[0040]9 绝缘层
[0041]10接触孔
【具体实施方式】
[0042]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0043]请参阅图1至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0044]实施例一
[0045]本发明提供一种MOSFET芯片布局结构，请参阅图1，显示为所述MOSFET芯片的俯视示意图，如图所示，所述MOSFET芯片I包括栅极焊盘2、栅极金属线3及至少一组环形沟槽栅4，每组环形沟槽栅至少包括两条由内而外依次环绕排列的环形沟槽栅4 ;所述栅极金属线3将各环形沟槽栅4并联起来，并连接至所述栅极焊盘2。
[0046]本实施例中，所述MOSFET芯片I以包括两组环形沟槽栅4为例，每组环形沟槽栅以包括5条环形沟槽栅为例。
[0047]具体的，所述环形沟槽栅4优选为跑道型，即所述环形沟槽栅4包括一对相对的直线部分及一对相对的弧线部分。本实施例中，两组环形沟槽栅的直线部分互相平行排列，且两组环形沟槽栅的中心连线垂直所述环形沟槽栅的直线部分，即两组环形沟槽栅纵向中心对齐排列。
[0048]具体的，所述栅极焊盘2位于两组环形沟槽栅4第一端弧形部分之间的区域内，所述栅极金属线3包括依次相连并围成四方形的第一段31、第二段32、第三段33及第四段34，其中，所述栅极金属线3的第一段31垂直连接两组环形沟槽栅的每条直线部分，所述栅极金属线3的第二段32及第三段33靠近两组环形沟槽栅外侧并分别垂直连接于所述栅极金属线3的第一段31两端，所述栅极金属线3的第四段34靠近两组环形沟槽栅第一端，且两端分别连接所述栅极金属线3的第二段32及第三段33 ;所述栅极焊盘2连接于所述栅极金属线3的第四段34内侧。
[0049]具体的，所述栅极金属线3的第一段31可以经过两组环形沟槽栅的中心连线，即位于芯片中心区域，也可以位于所述中心连线左侧或右侧。本实施例中，所述栅极金属线3的第一段31优选为经过两组环形沟槽栅的中心连线，将芯片一分为二。
[0050]此外，源极金属可以在栅极焊盘及栅极金属线周围按预设图形设置，此处不应过分限制本发明的保护范围。
[0051]相对于常规芯片(栅极金属线通常包围整个芯片边缘)，本发明的芯片布局结构取消了芯片右侧的栅极金属线(如图1中虚线所示)，从而获得了更多有源区面积，且本发明将沟槽栅设置为环形，并将栅极焊盘布局于两组环形沟槽栅端部之间的空闲区域内，从而充分利用了芯片面积，且使得两组环形沟槽栅相对于共用的栅极焊盘对称布置，优化了栅极连接的方式，在相同的芯片面积下，可以设置更多的原胞结构，从而进一步降低漏源导通电阻Rdson，使得MOSFET芯片性能得到提升。
[0052]本实施例的MOSFET芯片布局结构适用于大面积芯片，栅极金属线3的第一段31连接垂直连接两组环形沟槽栅的每条直线部分，即跑道中心两侧的直线部分沟槽栅均被连接，栅极金属线与每条环形沟槽栅连接两次，这种连接方式可以降低连接电阻，并增加连接的可靠性。
[0053]实施例二
[0054]本实施例与实施例一米用基本相同的技术方案，不同之处在于，实施例一中，MOSFET芯片包括两组环形沟槽栅，而本实施例中，MOSFET芯片仅包括一组环形沟槽栅。
[0055]请参阅图2,显示为本实施例中所述MOSFET芯片的俯视示意图，如图所示,所述MOSFET芯片I包括栅极焊盘2、栅极金属线3及一组环形沟槽栅4，所述栅极金属线3将各环形沟槽栅4并联起来，并连接至所述栅极焊盘2。
[0056]本实施例中，该组环形沟槽栅以包括3条环形沟槽栅为例，各条环形沟槽栅由内而外依次环绕排列。
[0057]具体的，所述栅极焊盘2位于所述环形沟槽栅4内部，所述栅极金属线3为直线型，所述栅极金属线3 —端与所述栅极焊盘2连接，另一端由内而外依次并联连接所有环形沟槽栅。即对于每条环形沟槽栅，所述栅极金属线3仅与其连接一次。
[0058]作为示例，所述环形沟槽栅4优选为跑道型，所述栅极金属线3可以并联连接环形沟槽栅4的直线部分，也可以并联连接环形沟槽栅的弧线部分。图2所示为栅极金属线3并联连接环形沟槽栅4的直线部分的情形。
[0059]本实施例中，所述栅极焊盘2在所述环形沟槽栅内部并靠近端部，在另一实施例中，所述栅极焊盘2也可以位于所述环形沟槽栅中心。
[0060]本实施例的MOSFET芯片布局结构适用于小面积管芯，栅极焊盘放置在环区内部，从而获得更多有源区面积，在相同的芯片面积下，可以设计更多的原胞结构，从而使得漏源导通电阻Rdson更小。由于管芯面积较小，栅极金属线仅连接环形沟槽栅一次也具有很高的可靠性，且连接电阻也不会太大。
[0061]实施例三
[0062]本发明的MOSFET芯片布局结构适用于各种采用沟槽栅的场效应晶体管结构，本实施例中，所述MOSFET芯片以纵向MOSFET为例，可采用实施例一、实施例二的任一种布局结构。
[0063]以实施例二中的MOSFET芯片布局结构为例，请参阅图3，显示为图2所示结构的A-A向剖视图，如图所示，所述MOSFET芯片自下而上依次包括漏区5、漂移区6、沟道区7及源区8，所述环形沟槽栅4从所述源区8表面向下延伸至所述漂移区6中。
[0064]作为示例，所述漏区5为N型重掺杂，所述漂移区为6型掺杂，所述沟道区7为P型掺杂，所述源区8为N型重掺杂。所述环形沟槽栅包括栅极多晶硅41及包围所述栅极多晶硅41底部及侧面的栅氧化层42。所述栅极金属线3形成于芯片表面并通过穿通绝缘层9的接触孔10与所述多晶硅栅极连接。
[0065]本实施例的MOSFET芯片可以作为功率场效应晶体管，其在器件处于导通状态时具有非常低的导通电阻，最小化器件本身的功率损耗，当器件处于关断状态时，能拥有足够高的反向击穿电压。
[0066]需要指出的是，本实施例仅为一个示例，在其它实施例中，所述MOSFET芯片还可以采用其它现有类型，其采用本发明的布局结构，此处不应过分限制本发明的保护范围。
[0067]综上所述，本发明在MOSFET芯片的版图布局设计时，将沟槽栅设置为环形，并优化栅极连接的方式，通过这种布局结构及其延伸，可以减少芯片面积的浪费，增加有源区面积，使得有源区面积占芯片总面积的比例最大化。在排除其它因素情况下，有源区面积占芯片总面积的比例越大，可以设计更多的原胞结构，从而使漏源导通电阻Rdson更小，使得MOSFET芯片性能得到提升。通过优化环形沟槽栅的形状及排布，以及栅极焊盘的位置，本发明的MOSFET芯片布局结构不仅适用于大面积芯片，也适用于小面积管芯，具有广泛的应用基础。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0068]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种MOSFET芯片布局结构，其特征在于，所述MOSFET芯片包括栅极焊盘、栅极金属线及至少一组环形沟槽栅，每组环形沟槽栅至少包括两条由内而外依次环绕排列的环形沟槽栅；所述栅极金属线将各环形沟槽栅并联起来，并连接至所述栅极焊盘。
2.根据权利要求1所述的MOSFET芯片布局结构，其特征在于:所述MOSFET芯片包括两组环形沟槽栅，所述环形沟槽栅为跑道型，两组环形沟槽栅的直线部分互相平行，且两组环形沟槽栅的中心连线垂直所述环形沟槽栅的直线部分。
3.根据权利要求2所述的MOSFET芯片布局结构，其特征在于:所述栅极焊盘位于两组环形沟槽栅第一端弧形部分之间的区域内，所述栅极金属线包括依次相连并围成四方形的第一段、第二段、第三段及第四段，其中，所述栅极金属线的第一段垂直连接两组环形沟槽栅的每条直线部分，所述栅极金属线的第二段及第三段靠近两组环形沟槽栅外侧并分别垂直连接于所述栅极金属线的第一段两端，所述栅极金属线的第四段靠近两组环形沟槽栅第一端，且两端分别连接所述栅极金属线的第二段及第三段；所述栅极焊盘连接于所述栅极金属线的第四段内侧。
4.根据权利要求3所述的MOSFET芯片布局结构，其特征在于:所述栅极金属线的第一段经过两组环形沟槽栅的中心连线。
5.根据权利要求1所述的MOSFET芯片布局结构，其特征在于:所述MOSFET芯片包括一组环形沟槽栅，所述栅极焊盘位于所述环形沟槽栅内部，所述栅极金属线为直线型，所述栅极金属线一端与所述栅极焊盘连接，另一端由内而外依次并联连接所有环形沟槽栅。
6.根据权利要求5所述的MOSFET芯片布局结构，其特征在于:所述环形沟槽栅为跑道型，所述栅极金属线并联连接环形沟槽栅的直线部分。
7.根据权利要求5所述的MOSFET芯片布局结构，其特征在于:所述环形沟槽栅为跑道型，所述栅极金属线并联连接环形沟槽栅的弧线部分。
8.根据权利要求5所述的MOSFET芯片布局结构，其特征在于:所述栅极焊盘位于所述环形沟槽栅中心。
9.根据权利要求1?8任意一项所述的MOSFET芯片布局结构，其特征在于:所述MOSFET芯片为纵向M0SFET，自下而上依次包括漏区、漂移区、沟道区及源区，所述环形沟槽栅从所述源区表面向下延伸至所述漂移区中。
【文档编号】H01L29/78GK104300001SQ201410605123
【公开日】2015年1月21日 申请日期:2014年10月31日 优先权日:2014年10月31日
【发明者】白玉明, 刘峰, 张海涛 申请人:无锡同方微电子有限公司