专利名称：基于负微分电阻特性的混合setcmos d触发器的制作方法
技术领域：
本发明涉及集成电路技术领域，特别是一种基于负微分电阻特性的混合SETCMOS D触发器。
背景技术：
当MOS管的特征尺寸随着摩尔定律的发展进入IOOnm以后，其可靠性及电学特性由于受到量子效应的影响面临着诸多的挑战。数字电路随着MOS管特征尺寸的逐渐缩小， 其稳定性和集成度也面临着挑战。单电子晶体管(single-electron transistor, SET)作为新型的纳米电子器件，有望成为MOS管进入纳米领域后的有力替代者。SET由库仑岛、栅极电容及两个隧穿结构成，主要通过栅极电压控制电子隧穿而形成电流，具有超小的尺寸和极低的功耗。此外，单电子晶体管还具备独特的库仑振荡特性及较高的电荷灵敏度等特性，能有效地降低电路的复杂程度。因此，采用SET设计电路是解决目前数字电路面临的困难的有效方案之一。但是，由于SET具有较高传输延迟、较低输出电平的缺点，仅由SET构成的传统电路并不能获得所需的性能，且无法与目前成熟的大规模集成电路相兼容。本发明采用SET/CM0S混合的形式，构建了一个基于负微分电阻特性的数字电路-D触发器。
发明内容
本发明的目的是提供一种基于负微分电阻特性的混合SETCMOS D触发器，极大的降低了电路的功耗，并提闻了电路的集成度。本发明采用以下方案实现一种基于负微分电阻特性的混合SETCMOS D触发器， 其特征在于，包括一第一锁存器，其包括一 NMOS传输管、具有NDR特性的混合SET/CM0S电路NDRl以及以SET/CM0S为基础的负微分电阻电路SET-M0S1，所述的NDRl和SET-M0S1串联，所述NMOS管的漏极连接至该NDRl和SET-M0S1之间；一第二锁存器，其包括一 PMOS传输管、具有NDR特性的混合SET/CM0S电路NDR2以及以SET/CM0S为基础的负微分电阻电路 SET-M0S2,所述的NDR2和SET-M0S2串联，所述PMOS管的漏极连接至该NDR2和SET-M0S2 之间；以及一缓冲器，所述的第一锁存器经该缓冲器与所述第二锁存器连接。在本发明一实施例中，所述SET-M0S1和SET-M0S2包括一单电子晶体管SET及一 NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接，该单电子晶体管SET的漏源两端电压Kds必须满足I Kds | 4/ G，其中，G为总电容，CfCg+C&j+Cd+Cs e为元电荷。在本发明一实施例中，所述NDRl和NDR2包括一单电子晶体管SET及一 PMOS管， 所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS 管的漏极相连，该单电子晶体管SET的漏源两端电压Kds必须满足|Kds|<V^，其中，Ci为总电容，e为元电荷。在本发明一实施例中，所述单电子晶体管SET由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流，该单电子晶体管SET的主要参数包括隧穿结电容Cd和C；，隧穿结电阻/Pd和兄，栅极电容Cg和Gtri ;其中， 隧穿结的充电能必须大于环境温度引起的热涨落，即八式中..Ec为隧穿结的充电能'Ci=Cg+Cctrl+Cd+Cs为单电子晶体管的总电容为元电荷么为玻尔兹曼常数'T为环境温度；隧穿结的电阻必须大于量子电阻，即&，R^>RQ=h/e2 ^25.8 KQ，式中'R。为量子电阻4为普朗克常量。在本发明一实施例中，所述NMOS传输管的参数满足沟道宽度1为65nm，沟道长度4为100 nm,阈值电压Kth为0. 423 V ;所述PMOS传输管的参数满足沟道宽度Wn为 65nm，沟道长度4为100 nm,阈值电压Kth为-0. 365V ;所述PMOS管的参数满足沟道宽度 Wv为100 nm，沟道长度&为65 nm，栅极电压Kpg为0. 3 V，阈值电压Vth为-0. 365 V ;所述 NMOS管的参数满足沟道宽度K为lOOnm，沟道长度&为65nm，阈值电压Kth为0. 423 V， 栅极电压Vn为0. 26V ;所述单电子晶体管SET的参数满足隧穿结电容C；、Cd为0. 15aF，隧穿结电阻兄JPd为I MQ，背栅电压Krfril为-0. IV，背栅电压K&12为0. 7V,背栅电容Gtri为0.laF，栅极电容Cg为0. 2aF。与传统的D触发器相比，本发明采用的基于负微分电阻特性的混合SET/CM0SD触发器的工作电流仅仅只有2(T40nA，极大的降低了电路的功耗；如果采用纯CMOS来实现缓冲器，本发明提出的D边沿触发器将需要14个晶体管，而如果采用SET/CM0S混合结构实现缓冲器，则需要16个晶体管，此外由于SET具有极小的面积，与纯CMOS构成的D边沿触发器相比，本发明的电路结构具有更小的面积。在低功耗、高集成度的设计中能得到很好的应用。而且与SET构成的触发器相比，本发明有较大的输出摆幅。
〔0010〕图1是单电子晶体管SET结构示意图。
〔0011〕图2是以SET/CMOS为基础的负微分电阻电路SET-MOS电路结构示意图。
〔0012〕图3是以SET/CMOS为基础的负微分电阻电路SET-MOS电路的仿真特性曲线图。
〔0013〕图4是具有NDR特性的混合SET/CMOS电路NDR电路结构示意图。
〔0014〕图5是具有NDR特性的混合SET/CMOS电路NDR电路的仿真特性曲线图。
〔0015〕图6是锁存器的结构示意图。
〔0016〕图7是锁存器的仿真特性曲线图。
〔0017〕图8是锁存器的瞬态仿真结果示意图。
〔0018〕图9是本发明基于负微分电阻特性的混合SETCMOS D触发器的结构示意图。
〔0019〕图10是该D触发器的仿真示意图。
具体实施例方式下面结合附图及实施例对本发明做进一步说明。本实施例提供一种基于负微分电阻特性的混合SETCMOS D触发器，其特征在于，包括一第一锁存器，其包括一 NMOS传输管、具有NDR特性的混合SET/CM0S电路NDRl以及以 SET/CM0S为基础的负微分电阻电路SET-M0S1，所述的NDRl和SET-M0S1串联，所述NMOS管的漏极连接至该NDRl和SET-M0S1之间；一第二锁存器，其包括一 PMOS传输管、具有NDR特性的混合SET/CM0S电路NDR2以及以SET/CM0S为基础的负微分电阻电路SET-M0S2，所述的NDR2和SET-M0S2串联，所述PMOS管的漏极连接至该NDR2和SET-M0S2之间；以及一缓冲器，所述的第一锁存器经该缓冲器与所述第二锁存器连接。上述NDRl和NDR2包括一单电子晶体管SET及一 PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，该单电子晶体管SET的漏源两端电压Kds必须满足I Kds |<^/(^，其中，Q为总电容，e为元电荷。上述SET-MOSl和SET-M0S2包括一单电子晶体管SET及一 NMOS管，所述的NMOS 管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接，该单电子晶体管SET的漏源两端电压Fds必须满足I Kds|<V^，其中，Ci为总电容，e为元电荷。为了让一般技术人员更好的理解本发明，下面我们分别对各部分结构及工作原理进行详细说明
单电子晶体管是指利用电子电荷的粒子性和库仑阻塞振荡效应控制单个或少数几个电子转移的器件，其双栅结构如图I所示。单电子晶体管由两个隧穿结通过库仑岛串联而成。外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流.单电子晶体管的主要参数有隧穿结电容Cd和C；，隧穿结电阻&和兄，栅极电容通过偏置电压控制电子隧穿，使单电子晶体管具有独特的库仑阻塞振荡特性。即在漏源两端电压固定下，随着栅压的增大，晶体管漏电流具有周期性变化。该特性必须满足两个条件才能产生
(I)隧穿结的充电能必须大于环境温度引起的热涨落，即毛/，式中'Ec为隧穿结的充电能A为单电子晶体管的总电容，Cx=C+Cctrl+Cd+Cs -,e为元电荷么为玻尔兹曼常数；r为环境温度。(2)隧穿结的电阻必须远大于量子电阻，即 25. 8 KQ, 式中为量子电阻;A为普朗克常量。与CMOS不同的是，单电子晶体管在较高的漏源电压匕下并不会进入饱和状态.随着Kds的增大，库仑阻塞将会消失。因此，栅源电压Kgs和漏源电压Kds能同时控制单电子晶体管的库仑阻塞区。为了使单电子晶体管能正常地进行开关工作，漏源电压必须满足|匕|4/仏。此外，单电子晶体管还可以通过背栅电压Krfrt控制其电流特性。通过偏置不同的Lrt，单电子晶体管的库仑阻塞振荡曲线会发生平移。日本研究者Inokawa，及其同事提出一种以SET/CM0S为基础的负微分电阻电路 (简称SET-MOS电路)，其结构及特性如图2，3所示。本发明通过研究该电路结构，利用SET的基本原理，结合CMOS管的特性，提出了另一种具有NDR特性的混合SET/CM0S电路(简称为 NDR电路)，其基本结构如图4所示。该NDR电路由一个双栅SET及一个PMOS管串联而成。 PMOS管的源极与SET的源极相连，SET的栅极则与PMOS管的漏极相连。为了使单电子晶体管产生库仑阻塞现象，SET漏源两端电压必须满足|Kds|<V^.为此，图2中PMOS管的栅极偏置在固定电压Kp下，使SET漏源两端的电压Fds保持在一个基本恒定的值I Vsu-(Vv-Vth) I， 其中Kh是PMOS的阈值电压.该值必须设定得足够低，即小于e/ Ce.此时，PMOS管偏置在亚阈值区。通过串联一个PMOS管，SET的源端电压不会受到MOS管漏端电压Kd的影响， 并且在V0的控制下产生库仑振荡和库仑阻塞特性.此外，该电路采用双栅的SET结构，通过调整背栅电压Ktri控制库仑振荡的相位，使电路获得合适的NDR特性，如图5所示。本发明提出一种锁存器是由上述的两种NDR混合电路串联而成的，其结构如图6 所示。该锁存器利用两种变化方向不同的NDR特性构成双稳态，如图7所示。稳态点“0”位于SET-MOS电路特性的正阻区与NDR电路特性的波谷的交点处，而稳态点“I”位于SET-MOS电路特性的波谷与NDR电路特性的负阻区的交点处。通过调整SET的背栅电压Ketal，及两个MOS管的偏置电压Kn、Kp，会改变两个稳态点的位置，以便获得更大输出摆幅。经过适当调整，稳态点“0”的位置大约在0. 05V(逻辑0)，稳态点“I”的位置大约在0. 55V(逻辑I)。 当NMOS传输管打开(字线，word line为高电平)时，输入点(位线，bit line)与锁存点匕导通，锁存点匕随着位线电压的变化而变化。而在字线的下降沿到来，即传输管关闭时，如果匕不等于两个稳态点的值，则电路会出现两种变化情况1.《位于稳态点I附近(匕>0. 3V) 时，其将被拉至0. 55V左右；2.匕位于稳态点2附近(K/0. 3V)时，其将被拉至0. 05V左右。 并且，锁存点将一直保持其中一个稳态点的电压值不变，直到下一个字线高电平来临。在电平锁存器中，采用65-nm CMOS的低功耗PTM模型和SET子电路模型模拟电路行为。其瞬态仿真结果见图8，仿真参数见表I。传统边沿触发器一般是采用两个S-R电平锁存器串联而成。根据同样的思想，本发明提出的D触发器是由上述的锁存器级联而成的，其结构如图9所示。该D触发器是下边沿触发，而上边沿触发只要将clock控制的两个MOS管互换就可以了。当clock为高电平时，第一个传输管导通，第一锁存器的值随着D值的变化而变化。当clock的下降沿到来时， D的电压值将被第一锁存器锁存，第一个传输管关闭，第二个传输管打开。从而使第一锁存器锁存的电压值被第二锁存器获取，此时，无论D值如何变化，Q值也不会改变，直至下一个时钟下降沿到来。因此，下边沿触发功能实现，如图10。第二锁存器除了 W=65nm、L=IOOnm 的PMOS传输管外，电路中其余晶体管的参数与表I相同。
Tanperatore3'OOKPMOSW5IOftm6 JmnVs0.3V-CG65VNiSrIOSW,IOOnmL6 Jiwu.V,0.26V0.423VSETc, C,015aFRs : PvsIMQ~0.lV OJVO.laFC、OJrFpass transistor (HMOS)L65n 1龜 0.423V表 I
值得一提的是，在本节提出的电路结构中，如果直接将两个锁存器串联在一起，将不能获得边沿触发功能。因为，当clock为低电平时，流过第二个传输管的漏电流与第一锁存器存储点的稳态电流相当，从而破坏了原有的稳定点，这将导致存储在第一锁存器的信息丢失，使第二锁存器获得错误的值。引起该问题的主要原因是，第一锁存器的电流驱动能力及输入阻抗太低。为此，本发明在主、从触发器之间添加了一个缓冲器，如图9所示。由于缓冲器有较大地输入阻抗，将第一锁存器与PMOS传输管隔离开来，解决了信息丢失的问题。如果采用纯CMOS来实现缓冲器，本发明提出的D边沿触发器将需要14个晶体管，而如果采用SET/CMOS混合结构实现缓冲器，则需要16个晶体管，但是不管怎样，与纯CMOS构成的D边沿触发器相比，本发明提出的结构都将大大减少所需晶体管数，提高了芯片的集成度，而且其工作电流也极低(nA级)，有效地降低了芯片功耗。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种基于负微分电阻特性的混合SETCMOS D触发器，其特征在于，包括一第一锁存器，其包括一 NMOS传输管、具有NDR特性的混合SET/CM0S电路NDRl以及以SET/CM0S为基础的负微分电阻电路SET-M0S1，所述的NDRl和SET-MOSl串联，所述NMOS 管的漏极连接至该NDRl和SET-MOSl之间；一第二锁存器，其包括一 PMOS传输管、具有NDR特性的混合SET/CM0S电路NDR2以及以SET/CM0S为基础的负微分电阻电路SET-M0S2，所述的NDR2和SET-M0S2串联，所述PMOS 管的漏极连接至该NDR2和SET-M0S2之间；以及一缓冲器，所述的第一锁存器经该缓冲器与所述第二锁存器连接。
2.根据权利要求I所述的基于负微分电阻特性的混合SETCMOSD触发器，其特征在于 所述SET-MOSl和SET-M0S2包括一单电子晶体管SET及一 NMOS管，所述的NMOS管的源极与单电子晶体管SET的漏极连接，所述NMOS管的漏极与所述单电子晶体管SET的栅极连接，该单电子晶体管SET的漏源两端电压Kds必须满足|Kds|<Vf2，其中，&为总电容，e为元电荷。
3.根据权利要求I所述的基于负微分电阻特性的混合SETCMOSD触发器，其特征在于 所述NDRl和NDR2包括一单电子晶体管SET及一 PMOS管，所述的PMOS管的源极与单电子晶体管SET的源极相连，单电子晶体管SET的栅极与PMOS管的漏极相连，该单电子晶体管 SET的漏源两端电压Kds必须满足I KdsI <^/&，其中，&为总电容，e为元电荷。
4.根据权利要求2或3所述的基于负微分电阻特性的混合SETCMOSD触发器，其特征在于所述单电子晶体管SET由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流，该单电子晶体管SET的主要参数包括隧穿结电容G和Cs,隧穿结电阻Ra和Rs,栅极电容Cg和Gtal ;其中，隧穿结的充电能必须大于环境温度引起的热涨落，即瓦，式中'Ec为隧穿结的充电能'Ci=Cg+Cctrl+Cd+Cs为单电子晶体管的总电容W为元电荷;七为玻尔兹曼常数为环境温度；隧穿结的电阻必须大于量子电阻，即RvRWRfh/e2 ^25.8 KQ，式中 为量子电阻-’h为普朗克常量。
5.根据权利要求4所述的基于负微分电阻特性的混合SETCMOSD触发器，其特征在于 所述NMOS传输管的参数满足沟道宽度Wn为65nm，沟道长度Ln为100 nm,阈值电压Kth为·0.423 V ;所述PMOS传输管的参数满足沟道宽度rnS65nm，沟道长度Zn为100 nm，阈值电压Kth为-0. 365V ;所述PMOS管的参数满足沟道宽度Wv为100 nm，沟道长度&为65 nm, 栅极电压Kpg为0. 3 V，阈值电压Vth为-0. 365 V ;所述NMOS管的参数满足沟道宽度Wn为 lOOnm，沟道长度々为65nm，阈值电压Kth为0. 423 V，栅极电压Vn为0. 26V ;所述单电子晶体管SET的参数满足隧穿结电容C；、C1d为0. 15aF，隧穿结电阻兄、/Pd为I ，背栅电压 Kctrll为-0. IV’背栅电压Kctri2为0. 7V,背栅电容Gtri为0. IaF,栅极电容Ci为0. 2aF。
全文摘要
本发明涉及集成电路技术领域，特别是一种基于负微分电阻特性的混合SETCMOS D触发器，该结构的重点是利用SET与CMOS组成的混合电路产生两种变化方向相反的NDR特性，并利用该特性构成两个用于存储电压值的稳态点，实现锁存器的功能,并通过级联两个锁存器实现D触发器功能。与传统的D触发器相比，本发明采用的基于负微分电阻特性的混合SET/CMOS D边沿触发器极大的降低了电路的功耗，并提高了电路的集成度。
文档编号H03K3/012GK102594298SQ20121004802
公开日2012年7月18日 申请日期2012年2月29日 优先权日2012年2月29日
发明者何明华, 陈寿昌, 陈锦锋, 魏榕山 申请人:福州大学