一种改善Cu_xO电阻存储器疲劳特性的方法

专利名称：：一种改善Cu_xO电阻存储器疲劳特性的方法
技术领域：
：本发明属于微电子
技术领域：
，具体涉及一种改善CwO电阻存储器疲劳特性的方法。技术背景存储器在半导体市场中占有重要的地位，由于便携式电子设备的不断普及，不挥发存储器在整个存储器市场中的份额也越来越大，其中90%以上的份额被FLASH占据。但是由于存储电荷的要求，FLASH不能随技术代发展无限制拓展，在45nm以下技术代遇到严重的挑战，这就迫使人们寻找性能更为优越的下一代不挥发存储器。最近电阻转换存储器件(resistiveswitchingmemory)因为其高密度、低成本、可突破技术代发展限制的特点引起高度关注，所使用的材料有相变材料[11、掺杂的SrZr03[2]、铁电材料PbZrTi03[3]、铁磁材料Pn.xCaxMn03[4]、二元金属氧化物材料[5]、有机材料等。对于三元以上的材料来说，组份的精确控制、与集成电路工艺的兼容性以及成本降低都是难点，相对来说二元金属氧化物(如Nb205，Al203,Ta205,TixO,NixO[5]，CuxO等)就格外受关注。其中CuxO材料与CMOS具有优越的兼容性，引起高度关注。电阻存储器是通过电信号的作用，使存储介质在高电阻状态和低电阻状态之间可逆转换，从而达到存储作用。目前报道的基于CuxO电阻存储器的疲劳特性普遍不高(小于1000次)。[6'7]用常规的等离子氧化或热氧化方法生成的0^0(l<x《2)薄膜一般表面覆盖着一层CuO,在对存储器第一次写操作时，需要加比正常工作电压高的大电压，此时的大电流会对下面的的CuxO存储介质产生破坏作用，导致器件可擦写次数下降，存储特性恶化。
发明内容本发明的目的在于提供一种提高CwO电阻存储器可擦写次数、改善存储特性的方法。本发明提供一种改善CwO电阻存储器的疲劳特性的方法，其步骤为在生长完CWO存储介质后，采用等离子体物理轰击，去除覆盖于CuxO表层的CuO，或增加其导电性，其电导率比原来增加一个数量级以上，从而降低第一次写操作电流、电压，保护表层CuO下面的具有电阻转换特性的CuxO存储介质免受大电流破坏。本发明所述的CuxO及覆盖于其表面的CuO是采用等离子氧化或者热氧化方法同时形成。本发明所述的等离子体的物理轰击作用，可采用物理溅射，也可采用干法刻蚀。本发明所述的等离子体的物理轰击的步骤，可以是在CuxO形成后，采用去除盖帽层时的干法刻蚀；或采用在沉积扩散阻挡层前的预溅射；或额外一步等离子体物理轰击工艺本发明所述的一种改善CuxO电阻存储器的疲劳特性的方法，在经过物理轰击后，表层CuO变疏松，易于击穿，其击穿电流可下降13个数量级。本发明所述的一种改善CuxO电阻存储器的疲劳特性的方法，在经过物理轰击，器件的疲劳特性可显著改善，擦写操作数可提高一个数量级以上。图l为双大马士革工艺形成第二层铜布线开始前的横截面图。图2为沟槽和通孔图形刻蚀形成横截面图。图3为刻蚀需要形成存储单元上的盖帽层光刻后横截面图。图4为刻蚀需要形成CuxO存储介质铜线上的盖帽层完毕后横截面图。图5为去光刻胶后横截面图。图6为第一层铜线上氧化形成为CuO层以及Cu20层复合层结构时横截面图。图7为依靠去除不需要形成CuxO存储介质铜线上的盖帽层时的刻蚀过程对表层CuO进行轰击，或者依靠在沉积扩散阻挡层前的预溅射过程对表层CuO进行轰击后的横截面图。图8为沉积扩散阻挡层后横截面图。图9为沉积籽晶层、电镀铜、退火后横截面图。图10为CMP、沉积第二层铜线上的盖帽层后横截面图。图11为为单大马士革工艺形成第一层铜布线上的铜栓开始前的横截面图。图12为通孔图形刻蚀形成横截面图。图13为铜栓及其上盖帽层形成之后横截面图。图14为沟槽图形刻蚀形成横截面图。图15为刻蚀需要形成存储单元上的盖帽层而光刻之后的横截面图。图16为刻蚀需要形成CuxO存储介质铜栓上的盖帽层完毕后横截面图。图17为去光刻胶后横截面图。图18为铜栓上氧化形成为CuO层以及Cu20层复合层结构时横截面图。图19为依靠去除不需要形成CnxO存储介质铜线上的盖帽层时的刻蚀过程对表层CuO进行轰击，或者依靠在沉积扩散阻挡层前的预溅射过程对表层CuO进行轰击后的横截面图。图20为沉积扩散阻挡层后横截面图。图21为沉积籽晶层、电镀铜、退火、CMP至第二层铜线上的盖帽层形成后横截面图。图22为物理轰击前后CuO击穿所需的电流、电压关系图。图23为物理轰击前后器件疲劳特性测试图。图中标号101第一层层间绝缘介质，102第二层层间绝缘介质，103第三层层间绝缘介质，201第一层刻蚀终止层，202第二层刻蚀终止层，203第三层刻蚀终止层，301第一层铜线上盖帽层，302第二层铜线上盖帽层，303铜栓上盖帽层，401第一层铜线周围扩散阻挡层，402铜栓周围扩散阻挡层，403第二层铜线周围扩散阻挡层，500第一层铜布线，501不需要形成CuxO存储介质的第一层铜布线，502需要形成CuxO存储介质的第一层铜布线，600为铜栓，601不需要形成CuxO存储介质的铜栓，602需要形成CuxO存储介质的铜栓，603第二层铜布线，800未经过Ar等离子体轰击或用含氟等离子体刻蚀的表层CuO，801具有转换特性的CuxO，802经过Ar等离子体轰击或用含氟等离子体刻蚀的表层CuO，901沟槽和通孔，901a通孔，901b沟槽，902PMD层，903钨栓，904光刻胶。具体实施方式下面结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。在图中，为了清楚放大了层和区域的厚度。在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如干法刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例图示中，均以矩形表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。实施例1图1至图11是根据本发明的实施例1的剖面图，图1至图11示CuxO电阻存储器与双大马士革工艺集并形成于第一层铜布线与第二层布线之间的工艺方法，QixO形成于第一次铜线之上、铜栓之下。但本发明并不限于本实施例。图1展示了经过常规的双大马士革铜互连工艺，进行到第一层铜布线制作结束，盖帽层、层间介质(IMD)、刻蚀终止层沉积结束后的剖面图。902为PMD层，是指第一层布线与MOS器件之间的介质层，它可以是掺磷的氧化硅PSG等介质材料；903为钨栓，它连接第一层布线与MOS器件；PMD层902以下图示为前端工艺形成的CMOS逻辑器件。501为第一层铜布线的一部分，其上方不生长存储介质，502为第一层铜布线的另一部分，其上方将形成存储介质；101、102、103为层间绝缘介质层，它可以为Si02或掺F或C的Si02等低k介质材料；201、202、203为刻蚀终止层，可以为Si3N4、SiON、SiCN;301为盖帽层(liner),可以为Si3N4等介质材料，主要起铜的扩散阻挡作用和防止铜的电迁移等作用，401为扩散阻挡曾，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等图2为沟槽和通孔图形刻蚀制作完毕，铜上方的盖帽层(liner)被打开前的剖面图；901为刻蚀形成的沟槽和通孔。图3为光刻后剖面图，对需要形成CuxO存储介质的铜线502上的盖帽层301采用光刻胶曝光的办法，不需要形成CuxO存储介质的铜线501上的盖帽层301采用光刻胶保护，904为曝光后留下的光刻胶。图4为刻蚀需要形成CuxO存储介质铜线502上的盖帽层(liner)完毕示意图，通过干法刻蚀，去掉502层上的盖帽层，盖帽层301发生改变。图5为去掉光刻胶卯4以后的示意图。图6为通过等离子氧化或热氧化等方法形成CuxO存储介质示意图，800为CuO层，700为Cu20层；图6a为等离子氧化或热氧化后形成为CuO层800以及Cu20层700的复合层结构，图6b为等离子氧化或热氧化后形成Cu20层700的单层结构；铜线501通过其上的盖帽层301作掩模保护作用，而未被氧化。图7为刻蚀不需要形成CuxO存储介质铜线501上的盖帽层(liner)完毕示意图；图7a为刻蚀盖帽层301时，由于铜线502上的CuO层800与盖帽层301具有刻蚀选择性，用CuO层800作为掩模层示意图；图7a为刻蚀盖帽层301时，由于铜线502上的Cu20层700与盖帽层301具有刻蚀选择性，用Cu20层700作为掩模层示意图。图8为图7a结构CuO层800进行表面还原处理转换成Cu20层后示意图，CuO层800全部转换为具有存储介质特性的Cu20层700。图9为沉积扩散阻挡层后示意图，402为扩散阻挡层，对Cu向介质层的扩散有阻挡作用，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。图10为沉积籽晶层、电镀生长铜及退火后示意图，603为第二铜铜布线，600为连接第一层铜线501和第二层铜线603的铜栓。图11为CMP后沉积盖帽层后示意图，302为盖帽层(liner)，可以为Si3N4等介质材料，主要起铜的扩散阻挡作用和防止铜的电迁移等作用。接下来，将以图1到图11所示横截面剖面图解释本实施方式的具体工艺集成步骤。参考图1，经过常规的双大马士革铜互连工艺，进行到第一层铜布线制作结束，盖帽层301、层间介质(IMD)103、刻蚀终止层203沉积结束后，以此为该实施例的工艺集成步骤的起始步骤。本发明的进一步实施，参考图2，通过用两块不同掩模版，先后光刻刻蚀形成沟槽和通孔卯l，本发明中通孔901的形成不限于介质层102和103的先后刻蚀顺序。本发明的进一步实施，参考图3，用另一掩模版光刻、曝光，形成光刻胶904示图案。本发明的进一步实施，参考图4，干法刻蚀第一层铜布线502上的Si3N4盖帽层301，从而使将形成CuxO存储介质的第一层铜线501暴露。本发明的进一步实施，参考图5，釆用常规湿法或干法灰化去光刻辟904。本发明的进一步实施，参考图6，对已图案暴露层铜线501进行等离子氧化，生成Cu20层801和表层CuO层800;本发明的进一步实施，参考图7，干法刻蚀将不需要形成存储介质的第一层铜布线501上的盖帽层301,'盖帽层301为氮化硅或其他硅基介质材料，一般采用含F基气体，对CuO层800进行轰击，使之变成高电导Cu0802，同时刻蚀去除不需要形成存储介质的第一层铜布线501上的盖帽层301;在另一实施例中，在经过干法刻蚀去除不需要形成存储介质的第一层铜布线501上的盖帽层301后，用Ar气等离子进行反溅，去除铜线501表面的自然氧化层，同时轰击表层Cu0800，使之变成高电导Cu0802。在另一实施例中，可以额外增加一道轰击步骤射频功率300瓦以上，衬底温度0250度，Ar等离子体。使表层CuO800变成高电导CuO802。本发明的进一步实施，参考图8，沉积扩散阻挡层TaN/Ta402;本发明的进一步实施，参考图9，生长籽晶层Cu，再电镀生长Cu，形成铜栓600及第二层铜线603，然后退火；本发明的进一步实施，参考图IO，CMP，然后CVD沉积Si3N4盖帽层302。至此，第二层铜布线及氧化亚铜存储单元已经形成，其后铜互连工艺步骤不在
发明内容之内，不再详述。图22为物理轰击前后CuO击穿所需的电流、电压关系图，经过Ar等离子体轰击处理，CuO的击穿电压从18V降到2V,击穿电流从40mA降到0.2mA。图23为物理轰击前后器件疲劳特性测试图，经过Ar等离子体轰击处理，器件的擦写操作次数从350次增加到8000次，疲劳特性得到显著改善。图11至图21是根据本发明的实施方式二的剖面图，图i2至图21示CuxO电阻存储器与单大马士革工艺集并形成于第一层铜布线与第二层布线之间的工艺方法，CUxO形成于第二次铜线之下、铜栓之上。但本发明并不限于本实施例。图11展示了经过常规的单大马士革铜互连工艺，进行到第一层铜布线制作结束，盖帽层301、层间介质(IMD)101沉积结束后的剖面图。902为PMD层，是指第一层布线与MOS器件之间的介质层，它可以是掺磷的氧化硅PSG等介质材料；903为钨塞，它连接第一层布线与MOS器件；PMD层902以下图示为前端工艺形成的CMOS逻辑器件。500为第一层铜布线；101、102为层间绝缘介质层，它可以为Si02或掺F或C的Si02等低k介质材料；201为刻蚀终止层，可以为Si3N4、SiON、SiCN;301为盖帽层(liner)，可以为Si3N4等介质材料，主要起铜的扩散阻挡作用和防止铜的电迁移等作用，401为扩散阻挡曾，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。图12为通孔图形刻蚀制作完毕，第一层铜线500被打开的剖面图；901a为刻蚀形成的通孔。图13为铜栓、盖帽层制作完毕后的示意图，402为扩散阻挡层，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNX、WNxCy、TiZr/TiZrN等；601为不需要形成CuxO存储介质的铜栓，602为需要形成CuxO存储介质的铜栓。图M为刻蚀层间介质形成沟槽901b完毕后示意图，103为层间绝缘介质层，它可以为Si02或掺F或C的Si02等低k介质材料；901b沟槽主要用来形成第二层铜线。图15为光刻后剖面图，对需要形成OixO存储介质的铜线602上的盖帽层303采用光刻胶曝光的办法，不需要形成CuxO存储介质的铜线601上的盖帽层303采用光刻胶保护，904为曝光后留下的光刻胶。图16为刻蚀需要形成CuxO存储介质铜栓602上的盖帽层(liner)完毕示意图，通过干法刻蚀，去掉502层上的盖帽层，盖帽层303发生改变。图17为去掉光刻胶904以后的示意图。图18为通过等离子氧化或热氧化等方法形成CuxO存储介质示意图，800为CuO层，801为Cii20层，铜栓601上由于盖帽层303的掩模保护，没有被氧化。图19为干法刻蚀将不需要形成存储介质的铜栓601上的盖帽层303，盖帽层303为氮化硅或其他硅基介质材料，一般采用含F基气体，对CuO层800进行轰击，形成高电导CuO802，同时刻蚀去除不需要形成存储介质的铜栓601上的盖帽层303;在另一实施例中，在经过干法刻蚀去除不需要形成存储介质的铜栓601上的盖帽层303后，用Ar气等离子进行反溅，去除铜栓601表面的自然氧化层，同时轰击表层Qi0800，使之变成高电导CuO802。在另一实施例中，可以额外增加一道轰击步骤射频功率300瓦以上，衬底温度0250度，Ar等离子体。使表层CuO800变成高电导CuO802。图20为为沉积扩散阻挡层后示意图，403为扩散阻挡层，对Cu向介质层的扩散有阻挡作用，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。图21为沉积籽晶层、电镀生长铜、退火、CMP后沉积盖帽层后示意图，603为第二铜铜布线，302为盖帽层(liner)，可以为Si3N4等介质材料，主要起铜的扩散阻挡作用和防止铜的电迁移等作用。接下来，将以图11到图21所示横截面剖面图解释本实施方式的具体工艺集成步骤。参考图ll，经过常规的单大马士革铜互连工艺，进行到第一层铜布线制作结束，盖帽层301、层间介质102沉积结束后，以此为该实施例的工艺集成步骤的起始步骤。本发明的进一步实施，参考图12，通过光刻、刻蚀盖帽层301和层间介质(IMD)102形成通孔901a。本发明的进一步实施，参考图13，CVD沉积Ta/TaN扩散阻挡层402，长籽晶层Cu，再电镀生长Cu，形成铜栓601及602，CMP磨去多余的铜后CVD沉积Si3N4盖帽层303。本发明的进一步实施，参考图14，CVD沉积层间介质层1(B，然后通过光刻、刻蚀层间介质层103形成沟槽901b。本发明的进一步实施，参考图15，用另一掩模版光刻、曝光，形成光刻胶904示图案。本发明的进一步实施，参考图16，干法刻蚀铜栓602上的Si3N4盖帽层303，从而使将形成CuxO存储介质的铜栓602暴露。本发明的进一步实施，参考图17，采用常规湿法或干法灰化去光刻胶卯4。本发明的进一步实施，参考图18，对已图案暴露铜层602进行等离子氧化，生成CuxO;本发明的进一步实施，参考图19，干法刻蚀将不需要形成存储介质的铜栓601上的盖帽层303，盖帽层303为氮化硅或其他硅基介质材料，一般采用含F基气体，同时轰击表层CuO800，使之变成高电导CuO802，同时刻蚀去除不需要形成存储介质的铜栓601上的盖帽层303;在另一实施例中，在经过干法刻蚀去除不需要形成存储介质的铜栓601上的盖帽层303后，用Ar气等离子进行反溅，去除铜栓601表面的自然氧化层，同时轰击表层Cu0800，使之变成高电导Cu0802。'在另一实施例中，可以额外增加一道轰击步骤射频功率300瓦以上，衬底温度0250度，Ar等离子体。使表层CuO800变成高电导CuO802。本发明的进一步实施，参考图20,生长籽晶层Cu，再电镀生长Cu，然后退火，CMP去掉多余的Cu，然后CVD沉积SbN4盖帽层302，第二层铜线603形成。本发明的进一步实施，参考图21,至此，第二层铜布线及氧化亚铜存储单元已经形成，其后铜互连工艺步骤不在
发明内容之内，不再详述。图22为物理轰击前后CuO击穿所需的电流、电压关系图，经过Ar等离子体轰击处理，CuO的击穿电压从18V降到2V,击穿电流从40mA降到0.2mA。图23为物理轰击前后器件疲劳特性测试图，经过Ar等离子体轰击处理，器件的擦写操作次数从350次增加到8000次，疲劳特性得到显著改善。参考文献[1],丄Maimon，E.Spall,R.Quinn,S.Schnur，"Chalcogenide-basednonvolatilememorytechnology",/fi"五51户race^'喂o/ylemspaceCo"，ewce,p.2289，2001.[2]A.Beck，J.GBednorz,Ch.Gerber,C.Rossel，andD.Widmer,"Reproducibleswitchingeffectinthinoxidefilmsformemoryapplications",jp//./V^s.Vol.77，p.139，2000;C.Y.Liu,RH.Wu,A.Wang,W,Y.Jang，J,C.Young，K.Y.Chiu,andT.YTseng,"Bistableresistiveswitchingofasputter-depositedCr-dopedSrZr03memoryfilm",腿五幼Zvol.26,p.351,2005.[3]J.R.Contreras,H.Kohlstedt,U.Pooppe，R.Waser,C.Buchal,andN.A.Pertsev,"Resistiveswitchinginmetal-ferroelectric-metaljunctions",」;;7/.尸/2ys.vol.83，p.4595，2003.[4]A.Asamitsu，Y.Tomiok^H.Kuwahara,andY.Tokura，"Currentswitchingofresistivestatesinmagnetoresistive眼nganites"，Atowre(Zo"d—vol,388，p.50，1997.[5]I.GBaek,M.S.Lee,S.Seo,M丄Lee，D.H.Seo，，S.Suh，丄C.Park,S.O.Park,H.S,Kim,I.K.Yoo，U-InChung，and丄T.!VIoon，"Highlyscalablenon-volatileresistivememoryusingsimplebinaryoxidedrivenbyasymmetricunipolarvoltagepulses",/￡DM7fec/rD/g.p.587(2004).[6]A.Chen,S.Haddad，Y.C.Wu,T.N.Fang,Z.Lan,S.Avanzino,S.Pangrle，M.Buynoski,M,Rathor,W.Cai，RTripsas,C.B川,M.VanBuskirk,andM.Taguchi，"Non-VolatileResistiveSwitchingforAdvancedMemoryApplications",IEDM.2005，31.3.[7〗R.Dong,D.S,Lee,W.F.Xiang，S.丄Oh,D.丄Seong,S.H.Heo,H.丄Choi，M.丄Kwon,S.N.Seo，M.B.Pyun，M.Hasan，andHyunsangHwang,"Reproduciblehysteresisandresistiveswitchinginmetal-Cu义O-metalheterostmctures"，Appl.Phys.Lett.90(2007)04210权利要求1、一种改善CuxO电阻存储器疲劳特性的方法，其特征在于在生长完C&0存储介质后，采用等离子体的物理轰击，去除覆盖于Ci^O表面CuO层，或增加其导电性，其导电率须增加一个数量以上，从而降低第一次写操作电流、电压，保护表层CuO下面的具有电阻转换特性的CuxO存储介质免受大电流破坏，这里l《x〈2。2、根据权利要求1所述的方法，其特征在于所述CuxO及覆盖于其表面的CuO是采用等离子氧化或者热氧化方法同时形成。3、根据权利要求1所述的方法，其特征在于所述等离子体的物理轰击，采用物理溅射，或者采用干法刻蚀；4、根据权利要求1所述的方法，其特征在于所述等离子体的物理轰击，是在CwO形成后，采用去除盖帽层时的干法刻蚀；或者采用在沉积扩散阻挡层前的预溅射；或者采用额外等离子体物理轰击。全文摘要本发明属微电子
技术领域：
，具体是一种改善Cu_xO电阻存储器疲劳特性的方法。采用等离子体的物理轰击作用，去除表面CuO层，或增加其导电性，从而降低第一次写操作电流、电压，保护表层CuO下面的具有电阻转换特性的CuxO存储介质免受大电流破坏，提高器件的疲劳特性。文档编号H01L45/00GK101145598SQ20071004540公开日2008年3月19日申请日期2007年8月30日优先权日2007年8月30日发明者吕杭炳,立唐,明尹,林殷茵申请人:复旦大学