专利名称：一种模拟前端芯片的在线调节控制器的制作方法
技术领域：
本发明涉及一种在信号处理电路上使用的模拟前端AFE芯片的串口寄存器的调节控制器，能够对多通道模拟前端AFE芯片进行在线寄存器配置。
背景技术：
CXD信号处理电路的主要作用是把CXD输出的模拟信号进行处理后转换为数字信号。其核心芯片为模拟前端AFE芯片。模拟前端电路应用AFE芯片将模拟信号转换为数字信号。对不同用途的AFE模拟前端来讲，其工作环境要求，工作速度、转换精度大不相同。因而实现模拟前端AFE芯片的方案、方式也各不相同。AFE芯片都具有可配置的内部寄存器，针对不同的输入模拟信号情况，进行不同需要的芯片调节，达到控制输出模拟-数字信号转换后的数字量化的不同要求。这需要多次、多路的对AFE芯片内部寄存器进行配置操作，因不同AFE芯片内部寄存器从Sbit到64bit不等，需要配置的数量和次数均较多。现有信号处理电路的新型模拟前端AFE芯片在程序调试过程中需要对AFE芯片寄存器进行多次、多路的在线调节，通过RS232串口进行在线多片AFE芯片内部寄存器的实时在线配置，过程繁琐，调节时间较长、次数多且不够灵活。
发明内容
本发明的技术解决问题是克服现有技术的不足，提供了一种通用性的、实现系统实时在线可配置、可配置任意AFE芯片寄存器状态的模拟前端芯片的在线调节控制器。本发明的技术解决方案是一种模拟前端芯片的在线调节控制器，包括串并转换模块、格式转换及扇出模块、接收读出寄存器数据模块，其中串并转换模块对外部输入的串口数据进行串并转换,输出并行数据及对应的并行数据使能信号至格式转换及扇出模块；所述的串口数据包括模拟前端AFE芯片的寄存器数据；格式转换及扇出模块根据输入的并行数据和对应的并行数据使能信号以及工作主时钟，输出满足AFE芯片要求的三线串口时序信号，所述的三线串口时序信号分别为在线调节AFE芯片Sclk信号，在线调节AFE芯片Sdata信号以及在线调节AFE芯片Sen信号;接收读出寄存器数据模块接收AFE芯片SDO管脚输入的数据，根据格式转换及扇出模块输出的在线调节AFE芯片Sclk信号、在线调节AFE芯片Sen信号，将AFE芯片的寄存器状态做串并转换后输出到固定的存储器中，进行数据存储；所述的格式转换及扇出模块包括分频计数器单元、分频数据产生及计数器信号逻辑矩阵单元、三线控制Sclk产生矩阵单元、串行数据计数器单元、串码使能矩阵单元、并行数据锁存单元以及并串转换单元，其中分频计数器单元对工作主时钟进行可设定分频值的计数，计数值从I至设定的分频值循环，计数值送至分频数据产生单元；分频数据产生及计数器信号逻辑矩阵单元根据分频计数器单元传来的计数值产生占空比为1:1的分频时钟并送至三线控制Sclk产生矩阵单元；根据并行数据使能信号产生串行数据计数器单元的串行数据使能信号送至串行数据计数器单元，串行数据使能信号根据需处理的并行数据位数bit数，控制串行数据计数器单元的串行数据计数个数，所述的串行数据使能信号包含完整周期的串行数据计数器单元的全bit计数信号；串行数据计数器单元的串行数据使能信号有效启始时刻延后并行数据使能信号一个主时钟周期；三线控制Sclk产生矩阵单元接收输入的分频时钟和在线调节AFE芯片Sen信号，当在线调节AFE芯片Sen信号为使能无效时，将输入的分频时钟反相后作为在线调节AFE芯片Sclk信号并输出，当在线调节AFE芯片Sen信号为使能有效时，将输入的分频时钟作为在线调节AFE芯片Sclk信号并输出；串行数据计数器单元当输入的串行数据使能信号有效时作为计数器开始计数时刻，在计数值小于预设并行数据位数值8N+1并且在计数器计数信号有效时，进行串行数据计数器计数，当串行数据计数值达到预设并行数据位数值并且计数器计数信号保持有效时，对计数值进行清零后重新计数，计数值送至串码使能矩阵单元，N为正整数；串码使能矩阵单元当输入的分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号有效，同时在串行数据计数器单元输出的计数数值小于预设值8N+1并且大于O时，设置在线调节AFE芯片Sen信号为有效；在串行数据计数器单元输出的计数数值等于O或者大于预设值8N+1时，设置在线调节AFE芯片Sen信号无效；在分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号无效时，设置在线调节AFE芯片Sen信号保持当前状态；并行数据锁存单元在输入的并行数据使能为有效时，根据工作主时钟将输入的并行数据进行锁存后送至并串转换单元；并串转换单元在并行数据使能有效时，将SNbit并行数据在主时钟同步下，进行锁存，在并行数据使能无效时，保持当前锁存数据；当在线调节AFE芯片Sen信号有效时，分别将锁存的并行数据转换为串行数据后按从高到低的顺序作为在线调节AFE芯片Sdata信号输出。所述的串并转换模块包括三个D触发器、判断串口数据开始单元、波特率计数器单元、有效数据标志产生单元、串并转换单元、使能计数器单元、数据拼接及同步单元，其中第一 D触发器对外部输入的串口数据进行延时得到一级延时后的串口数据，并将一级延时后的串口数据同时送入第二 D触发器和判断串口数据开始单元；第二 D触发器对一级延时后的串口数据再次进行延时得到二级延时后的串口数据，并将二级延时后的串口数据同时送入判断串口数据开始单元、波特率计数器单元、有效数据标志产生单元、串并转换单元；判断串口数据开始单元对输入的串口数据进行数据起始判断，当一级延时后的串口数据为O并且二级延时后的串口数据为I时，输出数据使能信号至波特率计数器单元；当波特率计数器单元的计数值计数到一帧串行数据结束时，停止输出数据使能信号；波特率计数器单元当二级延时后的串口数据为O并且判断串口数据开始单元输出的数据使能信号有效时，或者当有效数据标志产生单元输出的有效数据使能信号有效并且判断串口数据开始单元输出的数据使能信号有效时，对工作主时钟进行计数并将计数值同时送至判断串口数据开始单元、有效数据标志产生单元、串并转换单元；当判断串口数据开始单元输出的数据使能信号无效时，进行计数值的清零；有效数据标志产生单元当二级延时后的串口数据为O并且波特率计数器单元输入的计数值在一帧串行数据的第一位数据周期中间刻时，输出有效数据使能信号并同时送至波特率计数器单元、第三D触发器、使能计数器单元；当波特率计数器单元输入的计数值在同一帧串行数据的最后一位数据周期中间时刻时，停止输出有效数据使能信号；第三D触发器对输入的有效数据使能信号进行延时得到一级延时后的有效数据使能信号，并将一级延时后的有效数据使能信号同时送入使能计数器单元、串并转换单元;串并转换单元根据波特率计数器单元输入的计数值，在一帧串行数据的除第一位和最后一位数据外的每位数据的数据周期的中间时刻分别将对应的经二级延时后的串口数据打入第一并行数据寄存器，第一并行数据寄存器中的数据送入数据拼接及同步单元；第一并行数据寄存器在有效数据使能信号有效且一级延时后的有效数据使能信号无效时进行清零操作；使能计数器单元当有效数据使能信号无效且一级延时后的有效数据使能信号有效时，产生一帧串行数据结束标识信号，对一帧串行数据结束标识信号进行计数，当计数值到达设定的阈值N时，产生数据拼接使能信号，将数据拼接使能信号及计数值送至数据拼接及同步单元后对计数值进行清零；数据拼接及同步单元内部设置一个SNbit数据计数器产生SNbit并行数据使能信号；将输入的并行数据输入到第二并行数据寄存器的一个地址单元中，第二并行数据寄存器的数据位数等于N倍的第一并行数据寄存器的位数；当使能计数器单元输出的数据拼接使能信号无效时，两个数据寄存器中保持当前数据值不变；当使能计数器单元输出的数据拼接使能信号有效时，将拼接好的SNbit数据进行锁存，将SNbit数据计数器进行复位，在数据拼接使能信号无效时，对SNbit数据计数器进行计数，在SNbit数据计数器计数为一个串口数据周期值范围内时，产生SNbit并行数据使能信号并设置为使能有效，在SNbit数据计数器计数为一个串口数据周期值范围之外时设置SNbit并行数据使能信号使能无效；在8Nbit并行数据使能有效时，经过工作主时钟同步，将8Nbit并行数据输出，对8Nbit并行数据使能信号也经工作主时钟同步，输出最终的SNbit并行数据使能信号。所述的接收读出寄存器数据模块包括两个D触发器、数据锁存及串并转换单元、信号延时及逻辑矩阵单元，其中两个D触发器对AFE芯片SDO管脚输入的数据进行两级延时后输入到数据锁存及串并转换单元；信号延时及逻辑矩阵单元将AFE芯片Sclk信号和AFE芯片Sen信号进行适当的延时，使得延时后的AFE芯片Sclk信号的下降沿对准AFE芯片Sdo管脚数据的中间，使得延时后的AFE芯片Sen信号低电平时为Sdo管脚数据的输出有效时段；数据锁存及串并转换单元当延时后的AFE芯片Sen信号有效时，在延时后的AFE芯片Sclk信号下降沿时刻，将两级延时后的AFE芯片Sdo管脚数据进行锁存并进行串并转换，将AFE芯片的寄存器状态做串并转换后，输出到固定的存储器中，进行数据存储。本发明与现有技术相比的优点在于1、本发明采用AFE芯片配置寄存器在线可调，以免新型模拟前端AFE芯片在程序调试过程中需要对AFE芯片寄存器进行多次、多路的调节，减少了程序修改、调试的过程。对AFE芯片寄存器参数的修改通过简单的RS232接口，可以不改变电路硬件和软件程序的情况下，迅速、简洁的调节信号处理电路的核心芯片；2、本发明输出的在线调节AFE芯片Sclk信号，Sen信号以及Sdata信号格式满足AFE芯片三线控制信号接口格式，可以直接输出给AFE芯片；3、本发明的AFE芯片寄存器采用SNbit数据可调节配置，目前使用的AFE芯片寄存器位数从16bit到64bit均有，本发明可以在任意AFE芯片上使用；4、本发明的接收读出寄存器数据模块可将具有寄存器回读功能的AFE芯片输出的寄存器状态值进行回读，并进行数据格式转换后，数据存储，该功能可支持AFE芯片寄存器写入是否成功的判定。
图1为本发明在线调节控制器的组成原理图；图2为本发明在线调节控制器中串并转换模块的原理图；图3为通用的RS232串行数据数据格式；图4为本发明在线调节控制器中格式转换及扇出模块的原理图；图5为本发明在线调节控制器中接收读出寄存器数据模块的原理图。
具体实施例方式如图1所示，为本发明在线调节控制器的组成原理图，该在线调节控制器系统用于在信号处理电路上使用的模拟前端AFE芯片的串口寄存器的调节控制，能够对多通道模拟前端AFE芯片进行在线寄存器配置。该系统包括串并转换模块、格式转换及扇出模块、接收读出寄存器数据模块。串并转换模块对外部输入的串口数据进行串并转换，输出并行数据及对应的并行数据使能信号至格式转换及扇出模块；所述的串口数据包括模拟前端AFE芯片的寄存器数据。格式转换及扇出模块根据输入的并行数据和对应的并行数据使能信号以及工作主时钟，输出满足AFE芯片要求的三线串口时序信号(分别为在线调节AFE芯片Sclk信号，在线调节AFE芯片Sdata信号以及在线调节AFE芯片Sen信号)。接收读出寄存器数据模块接收AFE芯片SDO管脚输入的数据，根据格式转换及扇出模块输出的在线调节AFE芯片Sclk信号、在线调节AFE芯片Sen信号，将AFE芯片的寄存器状态做串并转换后输出到固定的存储器中，进行数据存储。如图2所示，串并转换模块包括三个D触发器，一个判断串口数据开始单元，一个波特率计数器单元，一个有效数据标志产生单元，一个串并转换单元，一个使能计数器单元，一个数据拼接及同步单元。所有单元均有工作主时钟输入进行计数或数据同步处理。串口数据输入后经过D触发器1，D触发器2，利用主时钟进行双采样消除亚稳态。在判断串口数据开始单元对输入串口数据进行数据起始判断。因为串口数据格式为固定形式，如图3所示，一帧数据第一位为起始低电平位,后接8bit数据位，无校验位,最后一位为高停止位。在数据开始端必为一个低电平信号。对两级D触发器延时的串口数据进行检测，当出现一级延时串口数据为O，二级延时串口数据为I时，即为串口数据有效开始时刻，此时输出数据使能信号为I (有效)。根据波特率计数器输出的计数器数值，在计数到串口 8bit有效数据及I位停止位结束的时刻，输出数据使能信号变为O，一帧串行数据发送完毕。在串口数据两级延时串口数据为O或有效数据标志产生单元输出的有效数据使能信号为1(有效)的时候，并且在判断串口数据开始单元输出的数据使能信号为I (有效)的时候，对工作主时钟进行波特率计数器计数，并在数据使能信号为O (无效)的时候，进行波特率计数器清零。串口通讯采用的波特率与工作主时钟频率之间的倍数关系进行计算，得到每个串口有效数据占主时钟的多少个周期，从而进行精确的串口数据计数。有效数据标志产生单元根据波特率计数器输入的计数器数值，在串口数据两级延时串口数据为O并且计数器数值在串口数据第I位的周期中间时刻(该时刻为第I个串口数据的稳定状态)，将有效数据使能输出为I (有效)，在串口数据第10位的周期中间时刻(该时刻为第10个串口数据的稳定状态)，将有效数据使能输出为O (无效)。有效数据使能信号输入到D触发器3，进行I级D触发器延时。串并转换单元，根据输入的波特率计数器的计数值在串口 10位串行数据的第2bit数据到第9bit数据(即图3的Sbit有效数据部分)的每位数据的数据周期的中间时刻(数据稳定状态)分别将该时刻的两级延时串口数据打入并行数据寄存器，完成串行数据到并行数据的转换。并行数据寄存器在有效数据使能为1，一级延时有效数据使能为O (即下一帧串口数据有效时刻)进行并行数据寄存器清零。串并转换单元输出并行数据(8bit)。数据拼接及同步单元，在数据拼接计数器计数值为I时，将串并转换输入的并行数据(8bit)输入到16bit并行数据寄存器的低8bit中，在数据拼接计数器计数值为2时，将串并转换输入的并行数据(8bit)输入到16bit并行数据寄存器的高8bit中(数据拼接计数器可以为多位计数器，输出SNbit的并行数据，此处以8X2 = 16bit为例说明)。在使能计数器输出的数据拼接使能信号为I (有效)时，将16bit数据计数器进行复位，在数据拼接使能信号为O (无效)时，对16bit数据计数器进行计数，在16bit数据计数器计数为一个串口数据周期值范围内时(计数范围可调)，产生16bit并行数据使能信号，并赋值为1，其他数值赋值为0，在16bit并行数据使能为I时，经过工作主时钟同步，将16bit并行数据输出。16bit并行数据使能信号也经过工作主时钟同步，输出最终的16bit并行数据使能信号。使能计数器单元判断在有效数据使能为0，一级延时有效数据使能为I时，为串行数据输入结束时刻，产生一个高电平脉宽为4个工作主时钟周期的串行数据结束标识信号，对这个信号进行计数，当计数数值为2时，产生一个标志2组串行数据完成的数据拼接使能信号，并同时将计数数值清零。并将数据拼接计数器数值及数据拼接使能输出。如图4所示，格式转换及扇出模块包括一个分频计数器单元，分频数据产生及计数器信号产生逻辑矩阵单元，三线控制Sclk产生矩阵单元，串行数据计数器单元，串码使能矩阵单元，并行数据锁存单元以及并串转换单元。所有单元均有工作主时钟输入进行计数或数据同步处理。工作主时钟进入分频计数器单元，对主时钟进行可设定分频值的计数(此处以对主时钟4分频为例进行说明)，当计数器计数值小于4时，分频计数器计数，当计数值等于4时，将计数器重新赋值为1，如此计数循环并输出计数数值。分频数据产生及计数器信号产生逻辑矩阵单元根据计数数值产生占空比为1:1的分频时钟，即在计数数值为2时，分频时钟输出为高，其他计数值时，分频时钟输出为低，实现对主时钟的4分频。三线控制Sclk产生矩阵将输入的在线调节AFE芯片Sen信号为低电平的时刻，将输入的分频时钟反相后赋值给在线调节AFE芯片Sclk信号，在在线调节AFE芯片Sen信号为高电平的时刻，将在线调节AFE芯片Sclk信号赋值为固定高电平I。串行数据计数器单元判断输入的计数器使能信号为1，或者串行数据计数器本身计数值不为O时作为串行数据计数器开始计数的时刻，在串行数据计数器计数值小于预设并行数据位数值(可调节，此处以16bit并行数据预设值为例进行说明)17 (为16+1的值)并且在计数器计数信号为I时，进行串行数据计数器计数，当串行数据计数器数值达到17并且计数器计数信号为I时，对串行数据计数器进行清零赋值，将串行数据计数器计数数值输出。串码使能矩阵根据输入的计数器计数信号为I的时刻，在计数数值小于预设值17并且大于O时，对在线调节AFE芯片Sen信号赋值为O，在其他时刻对Sen信号赋值为I。并行数据锁存单元将外部输入的16bit并行数据信号在并行数据使能为数据有效I时，根据工作主时钟将并行数据进行锁存。并串转换单元将锁存的16bit并行数据在输入的在线调节AFE芯片Sen信号为低的时刻，将16bit并行锁存数据进行移位输出，输出在线调节AFE芯片Sdata信号。如图5所示，接收读出寄存器数据模块包括2个D触发器，数据锁存及串并转换单元，信号延时及逻辑矩阵单元。因为AFE芯片Sdo输入的时刻与在线调节AFE芯片Sen的时刻相关。将AFE芯片Sclk信号和AFE芯片Sen信号进行适当的延时，使得延时后的AFE芯片Sclk信号的下降沿对准AFE芯片Sdo管脚数据的中间，使得延时后的AFE芯片Sen信号低电平时为Sdo管脚数据的输出有效时段。根据Sen使能启动时刻，对主时钟进行计数，计数值即为信号延时个数。AFE芯片Sdo输入串行数据，经过2级D触发器进行数据双采样，消除数据亚稳态后输入到数据锁存及串并转换单元，在延时后的AFE芯片Sen信号为0(数据有效)时，在延时后的AFE芯片Sclk信号下降沿时刻，将两级延时的AFE芯片Sdo数据进行锁存，并进行串并转换，输出8bit并行数据并进行数据外部存储。本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
权利要求
1.一种模拟前端芯片的在线调节控制器，其特征在于包括串并转换模块、格式转换及扇出模块、接收读出寄存器数据模块，其中串并转换模块对外部输入的串口数据进行串并转换，输出并行数据及对应的并行数据使能信号至格式转换及扇出模块；所述的串口数据包括模拟前端AFE芯片的寄存器数据；格式转换及扇出模块根据输入的并行数据和对应的并行数据使能信号以及工作主时钟，输出满足AFE芯片要求的三线串口时序信号，所述的三线串口时序信号分别为在线调节AFE芯片Sclk信号，在线调节AFE芯片Sdata信号以及在线调节AFE芯片Sen信号； 接收读出寄存器数据模块接收AFE芯片SDO管脚输入的数据，根据格式转换及扇出模块输出的在线调节AFE芯片Sclk信号、在线调节AFE芯片Sen信号，将AFE芯片的寄存器状态做串并转换后输出到固定的存储器中，进行数据存储；所述的格式转换及扇出模块包括分频计数器单元、分频数据产生及计数器信号逻辑矩阵单元、三线控制Sclk产生矩阵单元、串行数据计数器单元、串码使能矩阵单元、并行数据锁存单元以及并串转换单元，其中分频计数器单元对工作主时钟进行可设定分频值的计数，计数值从I至设定的分频值循环，计数值送至分频数据产生单元；分频数据产生及计数器信号逻辑矩阵单元根据分频计数器单元传来的计数值产生占空比为1:1的分频时钟并送至三线控制Sclk产生矩阵单元；根据并行数据使能信号产生串行数据计数器单元的串行数据使能信号送至串行数据计数器单元，串行数据使能信号根据需处理的并行数据位数bit数，控制串行数据计数器单元的串行数据计数个数，所述的串行数据使能信号包含完整周期的串行数据计数器单元的全bit计数信号；串行数据计数器单元的串行数据使能信号有效启始时刻延后并行数据使能信号一个主时钟周期；三线控制Sclk产生矩阵单元接收输入的分频时钟和在线调节AFE芯片Sen信号，当在线调节AFE芯片Sen信号为使能无效时，将输入的分频时钟反相后作为在线调节AFE芯片Sclk信号并输出，当在线调节AFE芯片Sen信号为使能有效时，将输入的分频时钟作为在线调节AFE芯片Sclk信号并输出；串行数据计数器单元当输入的串行数据使能信号有效时作为计数器开始计数时刻， 在计数值小于预设并行数据位数值8N+1并且在计数器计数信号有效时，进行串行数据计数器计数，当串行数据计数值达到预设并行数据位数值并且计数器计数信号保持有效时， 对计数值进行清零后重新计数，计数值送至串码使能矩阵单元，N为正整数；串码使能矩阵单元当输入的分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号有效，同时在串行数据计数器单元输出的计数数值小于预设值8N+1并且大于O时， 设置在线调节AFE芯片Sen信号为有效；在串行数据计数器单元输出的计数数值等于O或者大于预设值8N+1时，设置在线调节AFE芯片Sen信号无效；在分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号无效时，设置在线调节AFE芯片Sen信号保持当前状态；并行数据锁存单元在输入的并行数据使能为有效时，根据工作主时钟将输入的并行数据进行锁存后送至并串转换单元；并串转换单元在并行数据使能有效时，将SNbit并行数据在主时钟同步下，进行锁存，在并行数据使能无效时，保持当前锁存数据；当在线调节AFE芯片Sen信号有效时，分别将锁存的并行数据转换为串行数据后按从高到低的顺序作为在线调节AFE芯片Sdata信号输出。
2.根据权利要求1所述的一种模拟前端芯片的在线调节控制器，其特征在于所述的串并转换模块包括三个D触发器、判断串口数据开始单元、波特率计数器单元、有效数据标志产生单元、串并转换单元、使能计数器单元、数据拼接及同步单元，其中第一 D触发器对外部输入的串口数据进行延时得到一级延时后的串口数据，并将一级延时后的串口数据同时送入第二 D触发器和判断串口数据开始单元；第二 D触发器对一级延时后的串口数据再次进行延时得到二级延时后的串口数据， 并将二级延时后的串口数据同时送入判断串口数据开始单元、波特率计数器单元、有效数据标志产生单元、串并转换单元；判断串口数据开始单元对输入的串口数据进行数据起始判断，当一级延时后的串口数据为O并且二级延时后的串口数据为I时，输出数据使能信号至波特率计数器单元；当波特率计数器单元的计数值计数到一帧串行数据结束时，停止输出数据使能信号；波特率计数器单元当二级延时后的串口数据为O并且判断串口数据开始单元输出的数据使能信号有效时，或者当有效数据标志产生单元输出的有效数据使能信号有效并且判断串口数据开始单元输出的数据使能信号有效时，对工作主时钟进行计数并将计数值同时送至判断串口数据开始单元、有效数据标志产生单元、串并转换单元；当判断串口数据开始单元输出的数据使能信号无效时，进行计数值的清零；有效数据标志产生单元当二级延时后的串口数据为O并且波特率计数器单元输入的计数值在一帧串行数据的第一位数据周期中间时刻时，输出有效数据使能信号并同时送至波特率计数器单元、第三D触发器、使能计数器单元；当波特率计数器单元输入的计数值在同一帧串行数据的最后一位数据周期中间时刻时，停止输出有效数据使能信号；第三D触发器对输入的有效数据使能信号进行延时得到一级延时后的有效数据使能信号，并将一级延时后的有效数据使能信号同时送入使能计数器单元、串并转换单元； 串并转换单元根据波特率计数器单元输入的计数值，在一帧串行数据的除第一位和最后一位数据外的每位数据的数据周期的中间时刻分别将对应的经二级延时后的串口数据打入第一并行数据寄存器，第一并行数据寄存器中的数据送入数据拼接及同步单元；第一并行数据寄存器在有效数据使能信号有效且一级延时后的有效数据使能信号无效时进行清零操作；使能计数器单元当有效数据使能信号无效且一级延时后的有效数据使能信号有效时，产生一帧串行数据结束标识信号，对一帧串行数据结束标识信号进行计数，当计数值到达设定的阈值N时，产生数据拼接使能信号，将数据拼接使能信号及计数值送至数据拼接及同步单元后对计数值进行清零；数据拼接及同步单元内部设置一个SNbit数据计数器产生SNbit并行数据使能信号； 将输入的并行数据输入到第二并行数据寄存器的一个地址单元中，第二并行数据寄存器的数据位数等于N倍的第一并行数据寄存器的位数；当使能计数器单元输出的数据拼接使能信号无效时，两个数据寄存器中保持当前数据值不变；当使能计数器单元输出的数据拼接使能信号有效时，将拼接好的SNbit数据进行锁存，将SNbit数据计数器进行复位，在数据拼接使能信号无效时，对SNbit数据计数器进行计数，在SNbit数据计数器计数为一个串口数据周期值范围内时，产生SNbit并行数据使能信号并设置为使能有效，在SNbit数据计数器计数为一个串口数据周期值范围之外时设置SNbit并行数据使能信号使能无效；在 8Nbit并行数据使能有效时，经过工作主时钟同步，将8Nbit并行数据输出，对8Nbit并行数据使能信号也经工作主时钟同步，输出最终的SNbit并行数据使能信号。
3.根据权利要求1或2所述的一种模拟前端芯片的在线调节控制器，其特征在于所述的接收读出寄存器数据模块包括两个D触发器、数据锁存及串并转换单元、信号延时及逻辑矩阵单元，其中两个D触发器对AFE芯片SDO管脚输入的数据进行两级延时后输入到数据锁存及串并转换单兀；信号延时及逻辑矩阵单元将AFE芯片Sclk信号和AFE芯片Sen信号进行适当的延时，使得延时后的AFE芯片Sclk信号的下降沿对准AFE芯片Sdo管脚数据的中间，使得延时后的AFE芯片Sen信号低电平时为Sdo管脚数据的输出有效时段；数据锁存及串并转换单元当延时后的AFE芯片Sen信号有效时，在延时后的AFE芯片 Sclk信号下降沿时刻，将两级延时后的AFE芯片Sdo管脚数据进行锁存并进行串并转换，将 AFE芯片的寄存器状态做串并转换后，输出到固定的存储器中，进行数据存储。
全文摘要
一种模拟前端芯片的在线调节控制器，包括串并转换模块、格式转换及扇出模块、接收读出寄存器数据模块。串并转换模块对外部输入的串口数据进行串并转换，输出并行数据及对应的并行数据使能信号至格式转换及扇出模块。格式转换及扇出模块根据输入的并行数据和对应的并行数据使能信号，输出满足AFE芯片要求的三线串口时序信号，即在线调节AFE芯片Sclk信号、在线调节AFE芯片Sdata信号以及在线调节AFE芯片Sen信号。接收读出寄存器数据模块接收AFE芯片SDO管脚输入的数据，根据格式转换及扇出模块输出的在线调节AFE芯片Sclk信号、在线调节AFE芯片Sen信号，将AFE芯片的寄存器状态做串并转换后输出到固定的存储器中。
文档编号H03M1/12GK103036566SQ20121053175
公开日2013年4月10日 申请日期2012年12月6日 优先权日2012年12月6日
发明者苏蕾, 王鹏, 程芸, 万旻, 包斌, 王蕴龙, 刘苗, 李浩洋, 林悦, 方振强 申请人:北京空间机电研究所