专利名称：基于set/mos混合结构的二进制码-格雷码转换器的制作方法
技术领域：
本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于SET/M0S混合结构的ニ进制码-格雷码转换器。
背景技术：
格雷码不同于ニ进制码，其相邻两个数之间只有一位不同。这个特性使格雷码在数字电路中得到广泛的应用。在有限状态机中，较典型的是沿相邻的状态而变动，通过格雷码的使用可以减少状态的转换次数，节省功耗。在存储器的地址中，也是利用了格雷码的相邻两个码之间只有一位不同的特性，減少了状态变换，从而降低了电路的动态功耗。由于传统的电路均以ニ进制码为主，因此在实际设计时需要将ニ进制码转换为格雷码。传统的基于CMOS器件设计的ニ进制码-格雷码转换器需要消耗较多的晶体管，功耗较大，集成度不 高。随着集成电路性能要求的不断提高，传统的ニ进制码-格雷码转换器已经满足不了电路性能的要求。
发明内容本实用新型的目的是提供一种基于SET/M0S混合结构的ニ进制码-格雷码转换器。本实用新型采用以下方案实现一种基于SET/M0S混合结构的ニ进制码-格雷码转换器，其特征在于包括第一、ニ、三、四信号输入端以及第一、ニ、三ニ输入SET/M0S混合电路；所述第一信号输入端与所述第一 SET/M0S混合电路的第一输入端连接；所述第二信号输入端与所述第一 SET/M0S混合电路的第二输入端以及所述第二 SET/M0S混合电路的第ー输入端连接；所述第三信号输入端与所述第二 SET/M0S混合电路的第二输入端以及所述第三SET/M0S混合电路的第一输入端连接；所述第四信号输入端与所述第三SET/M0S混合电路的第二输入端连接。本实用新型一实施例中，所述的SET/M0S混合电路包括一PMOS管，其源极接电源端Vdd ; — NMOS管，其漏极与所述PMOS管的漏极连接；以及ー SET管，其与所述NMOS管的源极连接。本实用新型提出的ニ进制码-格雷码转换器电路结构简单，仅消耗3个PMOS管，3个NMOS管和3个SET。输入输出电压间具有较好的兼容性，输出电压摆幅为O. 71V，有利于驱动下级电路，进行集成化的设计。整个电路的平均功耗仅为19.9nW。与传统的基于CMOS技术的ニ进制码-格雷码转换器相比，电路功耗明显下降，管子数目得到了一定的減少，电路结构得到了进ー步的简化。该ニ进制码-格雷码转换器能够作为接ロ电路，在有限状态机，存储器等电路中得到应用，有利于进一步降低电路功耗，节省芯片面积，提闻电路的集成度。
[0007]图I为本实用新型基于SET/M0S混合结构的ニ进制码-格雷码转换器原理图。图2为本实用新型ニ输入的SET/M0S混合电路原理图。图3为本实用新型ニ输入SET/M0S混合电路实现的异或功能仿真曲线。图4a和图4b为本实用新型ニ进制码-格雷码转换器的仿真特性曲线。
具体实施方式
以下结合附图及实施例对本实用新型做进ー步说明。如图I所示，一种基于SET/M0S混合结构的ニ进制码-格雷码转换器，其特征在于包括第一、ニ、三、四信号输入端以及第一、ニ、三ニ输入SET/M0S混合电路；所述第一信号输入端与所述第一 SET/M0S混合电路的第一输入端连接；所述第二信号输入端与所述第一 SET/M0S混合电路的第二输入端以及所述第二 SET/M0S混合电路的第一输入端连接；所 述第三信号输入端与所述第二 SET/M0S混合电路的第二输入端以及所述第三SET/M0S混合电路的第一输入端连接；所述第四信号输入端与所述第三SET/M0S混合电路的第二输入端连接。本实用新型采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行ニ进制码-格雷码转换器的设计。单电子晶体管作为新一代电子器件，以其超低功耗和超小尺寸等优点备受关注。单电子晶体管具有库仑阻塞、库仑振荡、相移等特性，被认为是制造下一代低功耗、高密度超大規模集成电路的理想器件。单电子晶体管能够与CMOS硅エ艺相兼容，SET/M0S混合电路同时具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。本实用新型多位ニ进制码(B)与格雷码(G)之间的转换逻辑如式(I)所示，其中Bn=0。ニ进制码与格雷码之间的转换仅由异或逻辑即可实现。本实用新型基于SET/M0S混合电路，设计了四位的ニ进制码-格雷码转换器。四位ニ进制码-格雷码转换器需要三个异或逻辑门。Gi = Bi Bi+1 (i=0, I, . . . , n_l)(I)ニ输入的SET/MOS混合电路如图2所示。该电路由I个PMOS管，I个NMOS管和I个ニ输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流很小，一般为nA数量级，所以PMOS管偏置在亚阈值区。NMOS管的栅极偏压Vng是固定的，其值略大于NMOS管的阈值电压Vth,使SET的漏极电压固定为Vng-Vth。栅压Va，Vb通过电容耦合到库仑岛上。通过设置合适的电路參数，该ニ输入的SET/M0S混合电路能够实现异或的逻辑功能，其异或逻辑的仿真特性曲线如图3所示。由图3可知，对于输入信号Va，Vb，输出只有在两个输入电平不相同时才为高电平，否则均为低电平。因此，ニ输入的SET/M0S混合电路能够实现异或的逻辑功能。本实用新型采用SET与MOS管混合仿真的方法，利用HSPICE仿真器对本实用新型提出的ニ进制码-格雷码转换器进行了功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型(Compact macromodel)。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22nm的预测技术模型(Predictive technology model)。在ニ进制码-格雷码转换器中，两个异或门具有相同的仿真參数。在电路中，电源电压Vdd设置为O.80V, PMOS管和NMOS管的宽长比(W/L)均设为1/3，主要的电路仿真參数如表一所示。
权利要求1.一种基于SET/MOS混合结构的ニ进制码-格雷码转换器，其特征在于包括第一、ニ、三、四信号输入端以及第一、ニ、三ニ输入SET/M0S混合电路； 所述第一信号输入端与所述第一 SET/M0S混合电路的第一输入端连接； 所述第二信号输入端与所述第一 SET/M0S混合电路的第二输入端以及所述第二 SET/MOS混合电路的第一输入端连接； 所述第三信号输入端与所述第二 SET/M0S混合电路的第二输入端以及所述第三SET/MOS混合电路的第一输入端连接； 所述第四信号输入端与所述第三SET/M0S混合电路的第二输入端连接。
2.根据权利要求I所述的基于SET/M0S混合结构的ニ进制码-格雷码转换器，其特征在于所述的SET/M0S混合电路包括 一 PMOS管，其源极接电源端Vdd ； 一 NMOS管，其漏极与所述PMOS管的漏极连接；以及 一 SET管，其与所述NMOS管的源极连接。
专利摘要本实用新型涉及集成电路技术领域，特别是一种基于SET/MOS混合结构的二进制码-格雷码转换器，其包括四信号输入端以及三个二输入SET/MOS混合电路，仅消耗3个PMOS管，3个NMOS管和3个SET。整个电路的平均功耗仅为19.9nW。输入输出电压具有较好的兼容性，具有较大的输出摆幅，有利于驱动下一级的电路，能够与其它电路进行集成设计。与传统基于CMOS器件的二进制码-格雷码转换器相比，电路功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该二进制码-格雷码转换器能够作为接口电路，在有限状态机、存储器等电路中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
文档编号H03K19/0175GK202435377SQ201220001488
公开日2012年9月12日 申请日期2012年1月5日 优先权日2012年1月5日
发明者何明华, 陈寿昌, 陈锦锋, 魏榕山 申请人:福州大学