I型延迟锁相环中的抖动抑制的制作方法
【专利摘要】在一个实施例中，用于将周期性数字输出信号的相位与周期性数字输入信号的相位同步的延迟锁相环DLL包括去偏移元件，该去偏移元件响应于至DLL的周期性数字输入信号和来自DLL的周期性数字输出信号，通过同步所述周期性数字输出信号中的转换与所述周期性数字输入信号中的转换，来抑制所述周期性数字输出信号中的抖动并生成最终的抖动抑制的周期性数字输出信号。
【专利说明】I型延迟锁相环中的抖动抑制
[0001]政府在本发明中的权利
[0002]本申请是由美国在DARPA项目N0.HR0011-11-C-0037的支持下做出的。政府对本申请享有一定的权利。
[0003]相关申请的交叉引用
[0004]本申请要求于2011年6月30日提交的美国临时申请N0.61/503，233的权益，并且通过引用将其结合于此。
【技术领域】
[0005]本公开总体涉及I型延迟锁相环(DLL)中的抖动抑制。
【背景技术】
[0006]延迟锁相环(DLL)是用于可控地监视和调整周期性数字输出信号相对于周期性数字输入信号(例如，时钟信号)的相位。一般而言，DLL是调整延迟路径从而在输入信号和输出信号之间产生期望的相位关系的伺服机构(servo-mechanism)。DLL已经被广泛地用作收发机(transceiver)、芯片间通信接口以及时钟分布网络中的频率合成器和时钟电路。
[0007]在“I型”DLL中，在执行相位比较并生成输出信号中将参考信号与其自身的延迟版本进行比较。传统的I型DLL包括延迟线、相位检测器元件和环路滤波器(积分器)，它们被用于创建与输入信号相位匹配(即，“锁定”)的输出信号。相位检测器和环路滤波器形成用于控制相位匹配所必需的延迟线的长度的反馈路径。
[0008]获得适当锁定在输入信号相位上的输出信号的一个问题是传播信号内抖动(δ )形式的噪声的存在。如本领域所公知的那样，“抖动”能够被定义为周期性信号的边沿的到达时间的多变性(variability)，这种多变性是信号内噪声的存在的结果(在多数情形中，噪声显现出以所期望的边沿为中心的高斯分布)。在DLL结构中，抖动可以存在于至延迟线的输入信号和来自延迟线的输出信号二者上。的确，在输出处可能存在抖动的累加(标注为抖动峰值)，该抖动峰值指当其从输入处传过延迟线并且最后显现在输出处的抖动的幅度。抖动导致引入了输出信号中的时序误差。
【专利附图】
【附图说明】
[0009]被合并到本公开中并且构成了本公开的部分的附图示出了本发明的各种实施例。在图中:
[0010]图1示出了包括去偏移元件的I型DLL装置的示例；
[0011]图2示出了周期性数字信号上的抖动的存在；
[0012]图3示出了来自DLL的周期性数字输出信号上的抖动峰值；
[0013]图4是示出了来自DLL的周期性数字输出信号上的抖动峰值的示例眼图；
[0014]图5是用于在I型DLL中使用的示例去偏移元件；[0015]图6是与图5的去偏移兀件相关联的不例时序图；
[0016]图7是包括I型DLL的主/从装置以形成时钟源示例时钟恢复系统；并且
[0017]图8是用于抑制I型DLL中的抖动的示例方法的流程图。
【具体实施方式】[0018]MM
[0019]根据本发明的实施例，公开了用于抑制DLL中的抖动的装置、系统和方法。
[0020]用于将周期性数字输出信号的相位与周期性数字输入信号的相位进行同步的延迟锁相环(DLL)装置包括可控相位延迟τ的延迟线，该延迟线生成作为周期性数字输入信号的延迟版本的周期性数字输出信号。相位检测器和环路滤波器的组合用于生成调整可控相位延迟的长度以将周期性数字输出信号的相位与周期性数字输入信号的相位相匹配的控制电压。装置还包括响应于周期性数字输入信号和周期性数字输出信号的去偏移元件，该去偏移元件用于通过将周期性数字输出信号中的转换(transition)与周期性数字输入信号中的转换进行同步，来抑制周期性数字输出信号中的抖动以生成最终的抖动抑制的周期性数字输出信号。
[0021]示例时钟恢复系统将来自DLL装置的抖动抑制输出用作对第二延迟线的输入。第二延迟线可通过与以上定义的控制电压有关的第二控制电压对相位进行调整，以形成与原始的周期性数字输入信号相位匹配的输出抖动抑制的时钟信号。第二延迟线可以包括沿其长度分布的多个分接头(tap)以允许生成多个子间隔时钟信号。
[0022]抑制来自延迟锁相环(DLL)的周期性数字输出信号中的抖动的示例方法包括以下步骤:接收具有预定周期T的周期性数字输出信号Φ?η，将输入周期性数字信号延迟可调整的时间段τ以形成周期性数字输出信号，将Φ?η的相位与的相位进行比较并且形成表示它们之间的相位差的相位误差输出信号Φε，从相位误差输出信号生成用于调整τ以减少相位误差信号的值的环路控制信号，并且相对于周期性数字输入信号去偏移周期性数字输出信号，以抑制周期性数字输出信号中存在的抖动和创建最终的输出信号。可以通过将周期性数字输出信号的转换与周期性数字输入信号进行锁存来执行去偏移，从而使得只在周期性数字输入信号和周期性数字输出信号为相同状态时创建输出信号。
[0023]具体实施例
[0024]以下具体描述参考了附图。在任何可能的情况下，相同的标号在图示和下面的描述中被用于指代相同或相似的元件。尽管可能描述了本发明的实施例，修改、改编和其他实现方式是可能的。例如，可以对图示中所示的元件进行替代、添加、或者修改，并且可以通过对所公开的方法替代、重新排序或者添加步骤来修改本文所述的方法。因此，以下具体描述不限制本发明。作为替换，本发明的适当范围由所附权利要求来定义。
[0025]图1示出了包括抖动抑制的I型延迟锁相环(DLL) 10的一般实施例。I型DLLlO包括延迟线12、相位检测器元件和环路滤波器16。具有已知相位Φ?η和周期T的周期性信号被应用为延迟线12的输入，该延迟线对到来的信号给予可控量的相位延迟τ。输出周期性信号呈现出不同于经过延迟线12的“长度” τ的输入的相位Φ_。理想地，在时间η的具体点上，发现了以下关系:
[0026]cPontm = T Φ?η(η-Χ)[0027]其中数值(η-l)定义了被信号的周期T分隔的上一个时间点。
[0028]相位检测器14将输入信号的当前值Φ?η与输出信号的值进行比较，作为输出提供了指示两个信号之间在同一时间点上的相位差的“相位误差信号” Φε，即:
【权利要求】
1.一种装置，包括: 用于将周期性数字输出信号的相位与周期性数字输入信号的相位同步的延迟锁相环DLL，包括: 具有可控相位延迟τ的延迟线，响应于所述周期性数字输入信号来生成作为所述周期性数字输入信号的延迟版本的所述周期性数字输出信号； 相位检测器，响应于所述周期性数字输入信号和所述周期性数字输出信号来生成表示所述周期性数字输入信号和所述周期性数字输出信号之间的相位差的相位误差信号； 环路滤波器，响应于所述相位误差信号来生成控制电压，所述控制电压被应用为所述延迟线的控制输入，该控制输入用于调整所述可控相位延迟的长度以匹配所述周期性数字输出信号的相位与所述周期性数字输入信号的相位；以及 去偏移元件，响应于所述周期性数字输入信号和所述周期性数字输出信号，通过同步所述周期性数字输出信号中的转换与所述周期性数字输入信号中的转换来抑制所述周期性数字输出信号中的抖动成分，并生成最终的抑制了抖动的周期性数字输出信号。
2.如权利要求1所述的装置，其中所述环路滤波器包括低通滤波器，所述低通滤波器用于生成指示所述周期性数字输入信号和所述周期性数字输出信号之间的低频相位失配的控制电压。
3.如权利要求1所述的装置，其中所述去偏移元件包括: 锁存模块，用于在出现所述周期性数字输入信号的状态的转换时生成最终的输出信号。
4.如权利要求3所述的装置，其中所述装置还包括布置于所述延迟线的输出和到所述锁存模块的输入之间的反相器元件，所述反相器元件用于创建延迟线周期性数字输出信号的互补形式。
5.如权利要求3所述的装置，其中所述锁存模块包括: 沿第一信号路径布置的第一对反相器； 沿第二信号路径布置的第二对反相器； 在沿所述第一信号路径的第一反相器的输出与沿所述第二信号路径的第二反相器的输入之间布置的第一交叉耦合反相器；以及 在沿所述第二信号路径的第一反相器的输出与沿所述第二信号路径的第二反相器的输入之间布置的第二交叉耦合反相器，其中所述周期性数字输入信号被应用为所述第一对反相器中的所述第一反相器的输入，并且所述周期性数字输出信号的互补版本被应用为所述第二对反相器中的所述第一反相器的输入，而所述第二对反相器的输出形成所述装置的所述最终的输出信号。
6.如权利要求1所述的装置，其中所述抖动成分与所述周期性数字输出信号的转换边沿的到达时间误差相关联。
7.如权利要求6所述的装置，其中到达时间误差呈现出以期望值为中心的高斯分布。
8.如权利要求6所述的装置，其中所述抖动成分导致所述周期性数字输出信号的转换边沿中的滞后到达时间误差。
9.如权利要求6所述的装置，其中所述抖动成分导致所述周期性数字输出信号的转换边沿中的超前到达时间误差。
10.一种用于生成抑制了抖动的数字时钟信号的系统，包括: 用于生成抑制了抖动的周期性数字输出信号的输入组件，所述输入组件包括: 用于同步周期性数字输出信号的相位与周期性数字输入信号的相位的延迟锁相环DLL,该延迟锁相环DLL进一步包括: 可控相位延迟τ的延迟线，响应于所述周期性数字输入信号来生成其延迟版本作为所述周期性数字输出信号；相位检测器，响应于所述周期性数字输入信号和所述周期性数字输出信号来生成表示所述周期性数字输入信号和所述周期性数字输出信号之间的相位差的相位误差信号； 环路滤波器，响应于所述相位误差信号来生成控制电压，所述控制电压被应用为所述延迟线的控制输入，该控制输入用于调整所述可控相位延迟的长度以匹配所述周期性数字输出信号的相位与所述周期性数字输入信号的相位；以及 去偏移元件，响应于DLL周期性数字输入信号和DLL周期性数字输出信号，通过同步所述DLL周期性数字输出信号中的转换与所述DLL周期性数字输入信号中的转换来抑制所述DLL周期性数字输出信号中的抖动成分，并生成最终的抑制了抖动的周期性数字输出信号；以及 用于根据抑制了抖动的输出信号生成数字时钟信号的输出组件，该输出组件包括:具有可控相位延迟Ts的第二延迟线，响应于所述抑制了抖动的输出信号来引入可控相位延迟Ts以在其输出端处产生所述数字时钟信号；以及 第二滤波器元件，响应于所述控制电压来产生所述第二延迟线的第二控制电压输入，用于对所述抑制了抖动的输出信号与所产生的数字时钟信号进行相位匹配。
11.如权利要求10所述的系统，其中所述抖动成分与所述周期性数字输出信号的转换边沿的到达时间误差相关联。
12.如权利要求10所述的系统，其中所述环路滤波器包括低通滤波器，该低通滤波器用于生成到所述第二延迟线的、指示输入信号和输出信号之间的低频相位失配的控制电压。
13.如权利要求10所述的系统，其中所述去偏移元件包括: 锁存模块，用于在出现所述DLL周期性数字输入信号的状态的转换时生成最终的输出信号。
14.如权利要求13所述的系统，其中所述锁存模块包括: 沿第一信号路径布置的第一对反相器； 沿第二信号路径布置的第二对反相器； 在沿所述第一信号路径的第一反相器的输出与沿所述第二信号路径的第二反相器的输入之间布置的第一交叉耦合反相器；以及 在沿所述第二信号路径的第一反相器的输出与沿所述第二信号路径的第二反相器的输入之间布置的第二交叉耦合反相器，其中所述DLL周期性数字输入信号被应用为所述第一对反相器中的所述第一反相器的输入，并且所述DLL周期性数字输出信号的互补版本被应用为所述第二对反相器中的所述第一反相器的输入，而所述第二对反相器的输出形成所述装置的所述最终的输出信号。
15.如权利要求10所述的系统，其中所述第二延迟线生成多个分立的时钟输出信号，所述多个分立的时钟输出信号中的每个在沿着所述第二延迟线的长度的分立的子间隔处。
16.一种抑制来自延迟锁相环DLL的周期性数字输出信号中的抖动的方法，所述方法包括以下步骤: 接收具有预定周期T的周期性数字输入信号Φ?η ； 将输入周期性数字信号延迟可调整的时间段τ来形成周期性数字输出信号 比较Φ?η的相位与的相位，并且形成表示它们之间的相位差的相位误差输出信号Φε ；根据所述相位误差输出信号生成环路控制信号来调整τ以减少所述相位误差信号的值； 相对于所述周期性数字输入信号去偏移所述周期性数字输出信号，以抑制在所述周期性数字输出信号中出现的抖动成分并且产生最终的输出信号。
17.如权利要求16所述的方法，其中去偏移步骤包括: 对所述周期性数字输出信号的转换与所述周期性数字输入信号进行锁存，从而使得只在所述周期性数字输入信号和所述周期性数字输出信号为相同状态时产生所述最终的输出信号。
18.如权利要求16所述的方法，其中在执行所述去偏移步骤时，所述抖动成分被定义为与所述周期性数字输出信号的转换边沿的到达时间误差相关联。
19.如权利要求18所述的方法，其中到达时间误差呈现出以期望值为中心的高斯分布。
20.如权利要求18所述的方法，还包括以下步骤: 将所述最终的输出信号延迟可调整的第二时间段Ts以形成抑制了抖动的时钟信号；并且 根据所述环路控制信号生成第二控制信号以调整τ s并且产生与所述周期性数字输入信号同步的抑制了抖动的时钟信号。
【文档编号】H03L7/081GK103765778SQ201280032269
【公开日】2014年4月30日 申请日期:2012年6月25日 优先权日:2011年6月30日
【发明者】威廉·布尔德特·威尔逊 申请人:思科技术公司