抗单粒子瞬态脉冲cmos电路的制作方法
【专利摘要】本发明提供了一种抗单粒子瞬态脉冲CMOS电路，该电路由第一缓冲器（101），第二缓冲器（102），选通PMOS管（103），选通NMOS管（104）和反相器（105）构成；其中第一缓冲器用于消除“高低高”型脉冲，其输入端连接抗单粒子瞬态脉冲电路输入端，输出端连接选通PMOS管（103）的栅极；第二缓冲器用于消除“低高低”型脉冲，输入端连接抗单粒子瞬态脉冲电路输入端，输出端连接选通NMOS管（104）的栅极。选通PMOS管（103）漏极同选通NMOS管（104）漏极相连，作为反相器（105）的输入端；反相器（105）的输出端作为抗单粒子瞬态脉冲电路的输出端。
【专利说明】抗单粒子瞬态脉冲CMOS电路
【技术领域】
[0001]本发明涉及抗辐照加固电路【技术领域】，具体的说，本发明涉及一种抗单粒子瞬态脉冲CMOS电路。
【背景技术】
[0002]航天技术是衡量一个国家现代化水平和综合国力的重要标志，集成电路作为航天器的核心，其性能和功能己成为各种航天器性能的主要衡量指标之一。为了应对当前及未来航天技术发展的挑战，各国都在积极研制高性能、高抗辐照能力的集成电路。近年来我国航天事业发展迅速，载人航天工程、探月工程、“北斗”导航定位系统、“天宫”等重大航天应用对抗辐照集成电路提出了迫切的需求。
[0003]单粒子效应，是指航天及地面等辐射环境中存在的高能粒子，在芯片内部敏感区域引发电离辐射所产生的辐射损伤效应。电离辐射在粒子运动轨迹上产生密集的电子/空穴对，当这些电子/空穴对被电路节点收集时，可能改变电路正常工作状态，导致数据错误，工作失常，芯片烧毁等严重后果。
[0004]单粒子效应主要可分为两大类:
[0005]硬错误:是指造成器件本身永久性损坏，如单粒子烧毁，单粒子栅穿等；
[0006]软错误:是指电路逻辑电平发生改变，存储数据发生错误，但器件本身并没有造成永久性损坏。其最主要的两种类型为单粒子翻转和单粒子瞬变。
[0007]单粒子翻转是指辐射导致存储电路状态发生翻转，通常发生在SRAM，DRAM等大规模存储阵列中，单粒子翻转产生的错误率同时钟频率无关；
[0008]单粒子瞬变SET (Single Event Transient)是指福射导致电路节点电压、电流产生瞬时变化，产生单粒子瞬态脉冲，该脉冲在电路中传播可引起锁相环，运算放大器等模拟电路工作异常，也可能传输到存储电路的输入端，导致写入错误数据。单粒子瞬变产生的错误率随时钟频率的增加线性增加。
[0009]随着工艺尺寸缩减以及时钟频率的增加，单粒子效应引起集成电路的失效越来越严重，并且单粒子瞬态脉冲已经超过单粒子翻转成为软错误的主要来源。因此设计一种电路，滤除单粒子瞬态脉冲信号，可以有效防止瞬态脉冲的继续传播，避免对后级电路的影响，将显著提高电路的抗单粒子水平。
[0010]目前主要的抗单粒子瞬态脉冲电路主要有两类:时间冗余方法，空间冗余方法。延迟-裁决电路是常见的时间冗余方法，该方法是指将组合逻辑的输出分别经过2个不同的延时通路，将原信号和两个延迟信号输入给裁决电路，裁决电路通过多数表决决定最终的输出。常见的空间冗余方法是三倍冗余电路，即做三块一样的组合电路，三者输出给裁决电路，根据多数表决输出正确结果，需要原电路3倍以上的面积。改进的二倍冗余结构，也需要原来的2倍以上面积。而时间冗余方法也需要较大面积来实现两路延迟通路。
[0011]目前，还有人提出了通过改进末端时序单元的时间冗余采样技术，以不同相位的时钟在多个时间点采样锁存组合逻辑的输出，通过比较采样结果来滤除SET脉冲。采用该方法也需要实现两级相位延迟，以及三个锁存器以及裁决电路，硬件消耗较大。
【发明内容】
[0012]本发明的目的在于提供一种能解决上述问题的抗单粒子瞬态脉冲电路。
[0013]在一个方面，本发明提供了一种抗单粒子瞬态脉冲CMOS电路，包括:
[0014]第一缓冲器，用于消除“高低高”型脉冲，其输入端接收输入信号，其输出端输出第
一缓冲信号；
[0015]第二缓冲器，用于消除“低高低”型脉冲，其输入端接收输入信号，其输出端输出第二缓冲信号；
[0016]选通PMOS管和选通NMOS管，其中选通PMOS管源极和衬底连接电源，选通NMOS管源极和衬底接地，选通PMOS管漏极同选通NMOS管漏极相连，选通PMOS管的栅极连接第一缓冲信号，选通NMOS管的栅极连接第二缓冲信号；
[0017]输出反相器，其输入端连接选通PMOS管漏极，其输出端即为抗单粒子瞬态脉冲CMOS电路的输出端。
[0018]在一个实施例中，第一缓冲器由偶数个反相器级联构成，输入端连接抗单粒子瞬态脉冲电路输入端的反相器为第I级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。
[0019]在一个实施例中，第二缓冲器由偶数个反相器级联构成，输入端连接抗单粒子瞬态脉冲电路输入端的反相器为第I级反相器，其中，奇数级反相器中PMOS管同NMOS宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。
[0020]本发明通过利用缓冲器中反相器PMOS管和NMOS管宽长比不匹配，造成反相器上拉/下拉驱动能力不对称，使得输出信号上升/下降延迟不同，从而实现输出脉冲展宽/压缩。并且MOS管宽长比之比同电子迁移率与空穴迁移率之比之间差异越大，缓冲器中反相器级数越多，输出脉冲展宽/压缩幅度就越大。
[0021]对于第一缓冲器，当输入“高低高”型脉冲，输出脉宽将压缩，输入“低高低”型脉冲，输出脉冲将展宽。在实施过程中，需要根据所要滤除的单粒子脉冲宽度，通过仿真选择适合的反相器级数和MOS管宽长比，使得输入脉宽范围位于滤除范围内的“高低高”型单粒子脉冲时，输出脉冲宽度将压缩至0，使得输出保持高电平，实现滤除的“高低高”型单粒子脉冲的目的。
[0022]同理，对于第二缓冲器，当输入“高低高”型脉冲时，输出脉冲展宽，输入“低高低”型脉冲时，输出脉冲将压缩。在实施过程中，也要根据所要滤除的单粒子脉冲宽度，选择适合的反相器级数和MOS管宽长比，使得输入需要滤除的“低高低”型单粒子脉冲时，输出脉冲宽度压缩至0，输出保持低电平，实现滤除“低高低”型单粒子脉冲的目的。
[0023]因此，当输入“高低高”型单粒子脉冲时，第一缓冲器输出信号始终为高电平，第二缓冲器输出展宽的“高低高”型脉冲，当第一缓冲器输出和第二缓冲器输出均为高电平时，输出所连接的PMOS管截止，NMOS管导通，使得反相器输入信号为低电平，输出信号out为高电平。而后当第二缓冲器输出变为低电平时，PMOS管截止，NMOS管也截止，由于此时第二缓冲器输出低电平时间较短，使得漏电对电平的影响微乎其微，因此反相器输入信号保持不变，维持低电平，其输出信号为高电平。此后第二缓冲器输出恢复为高电平，NMOS管导通，反相器输出继续保持高电平。实现了电路输出信号滤除“高低高”型单粒子脉冲的目的。
[0024]同理，当输入“低高低”型单粒子脉冲时，第一缓冲器输出展宽的“低高低”型单粒子脉冲，第二缓冲器输出始终为低电平。使得NMOS管始终截止，第一缓冲器输出低电平时，PMOS管导通，反相器输入电平为高电平，反相器输出信号为低电平。当第一缓冲器输出高电平时，PMOS管截止，由于时间较短，漏电影响很小，此时反相器输入电平保持不变，使得反相器输出保持低电平。而后第一缓冲器输出恢复低电平，反相器输入信号为高电平，反相器输出为低电平，实现了电路输出信号滤除“低高低”型单粒子脉冲的目的。
[0025]因此，采用本发明滤除单粒子瞬态脉冲信号，具有抗单粒子瞬态脉冲能力强，结构简单，面积小，功耗低等优点。只要简单的调节电路尺寸差异和反相器级数，就可以方便的改变可滤除的单粒子脉冲的宽度范围和输出延迟。例如增大缓冲器中PMOS管同NMOS管的宽长比之比同电子迁移率与空穴迁移率之比的差异，或者增大缓冲器中反相器级数，可以扩大滤除脉冲宽度范围，但输出延迟随之增大，反之，滤除范围变小，但输出延迟也随之减小。可根据实际应用要求，进行选取。
【专利附图】
【附图说明】
[0026]图1为本发明一个实施例提供的抗单粒子瞬态脉冲电路结构示意图；
[0027]图2为本发明一个实施例提供的第一缓冲器的电路结构示意图；
[0028]图3为本发明一个实施例提供的第二缓冲器的电路结构示意图；
[0029]图4为本发明的一个实施例提供的抗单粒子瞬态脉冲电路工作波形示意图。
【具体实施方式】
[0030]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0031]图1示出了本发明的一个实施例提供的抗单粒子瞬态脉冲电路结构示意图，该电路包括:
[0032]第一缓冲器101，用于消除“高低高”型脉冲，其输入端接收输入信号in，其输出端输出第一缓冲信号outl ；
[0033]第二缓冲器102，用于消除“低高低”型脉冲，其输入端接收输入信号in，其输出端输出第二缓冲信号out2 ；
[0034]选通PMOS管103和选通NMOS管104，其中选通PMOS管103源极和衬底连接电源，选通NMOS管104源极和衬底接地，选通PMOS管103漏极同选通NMOS管104漏极相连，选通PMOS管103的栅极连接第一缓冲信号outl，选通NMOS管104的栅极连接第二缓冲信号out2 ；
[0035]输出反相器105，其输入端连接选通PMOS管103漏极，其输出端即为抗单粒子瞬态脉冲CMOS电路的输出端。
[0036]在深亚微米电路中，电子迁移率约为空穴迁移率的2倍到3倍。本发明通过改变缓冲器中反相器PMOS管同NMOS管的宽长比，造成反相器上拉/下拉驱动能力不对称，使得输出信号上升下降时间不同。反相器输出“低高低”型脉冲时，反相器输出信号宽度-输入信号宽度=输出信号下降时间-输出信号上升时间。当反相器输出“高低高”型脉冲，反相器输出信号宽度-输入信号宽度=输出信号上升时间-输出信号下降时间。因此当反相器上升/下降时间不一致时，输出脉冲会发生展宽或缩减。
[0037]本发明的实施例中，通过根据需要滤除的单粒子瞬态脉冲的类型和宽度范围，来确定缓冲器的类型、级数和尺寸。本发明的实施例可以采用0.18微米CMOS工艺实现，由于深亚微米工艺下，电子迁移率同空穴迁移率之比为2?3，且缓冲器中MOS管宽长比同该值差异越大，缓冲器展宽/压缩能力越强。对于本实施例，设计要求其能够滤脉宽不超过Ins的单粒子脉冲信号。
[0038]由于存在两种不同类型的单粒子脉冲，即“低高低”型脉冲和“高低高”型脉冲，因此，需要两种不同类型的缓冲器来分别进行滤除。
[0039]第一缓冲器101设计用于消除“高低高”型脉冲。为此，第一缓冲器101可以由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。为了使得输入Ins脉冲时，输出脉宽缩减至0，在一个实施例中，综合考虑MOS管宽长比比值及缓冲器级数，通过仿真确定，第一缓冲器101由4个反相器级联构成。如图2所示，PMOS管201和205、NMOS管204和208宽长比均设为0.5微米/0.18微米，PMOS管203和207,NMOS管202和206宽长比均设为10微米/0.18微米。
[0040]第二缓冲器102设计用于消除“低高低”型脉冲。为此，第二缓冲器102可以由偶数个反相器级联构成，连接输入信号的为第一级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比；偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。在一个实施例中，第二缓冲器102由4个反相器级联构成，如图3所示，PMOS管303和307、NM0S管302和306宽长比均为0.5微米/0.18微米；PM0S管301和305、NMOS管304和308宽长比均为10微米/0.18微米。
[0041]在本实施例中，将选通PMOS管103和选通NMOS管104宽长比均设为10微米/0.18微米，输出反相器105中PMOS管宽长比为9微米/0.18微米，NMOS管宽长比为3微米/0.18微米。
[0042]图4为本发明的一个实施例在1.8V电压下的工作波形，in为受单粒子瞬态脉冲信号干扰的输入信号，out为抗单粒子瞬态脉冲电路的输出信号，outl为第一缓冲器输出信号，out2为第二缓冲器输出信号。
[0043]Ons时in为高电平，outl为高电平，out2为高电平，PMOS管103截止，NMOS管104导通，反相器105的输入信号为低电平,反相器105的输出信号out为高电平。
[0044]IOns时，in产生一个脉冲宽度为Ins的“高低高”型干扰脉冲，第一缓冲器101将该脉冲滤除，outl始终为高电平。第二缓冲器102输出展宽的“高低高”型脉冲，out2脉冲宽度为2.1ns。当out2变为低电平时，PMOS管103截止，NMOS管104截止，由于out2低电平时间很短，因此，此时漏电对反相器105输入信号电压造成的影响可以忽略不计，因此反相器105输入信号保持低电平，输出信号out为高电平。当out2恢复为高电平时，PMOS管103截止，NMOS管104导通，out为高电平。说明输入信号in受到Ins宽“高低高”型的单粒子瞬态脉冲干扰时，输出信号OUt能够将其滤除，没有产生干扰脉冲，输出信号保持高电平。
[0045]在20ns时，in变为低电平，使得outl输出低电平，out2输出低电平，PMOS管103导通，NMOS管104截止，因此反相器105的输入信号为高电平，输出信号out为低电平。
[0046]在30ns时，in输入一个脉冲宽度为Ins的“低高低”型干扰脉冲，缓冲器102滤除能够滤除该脉冲，out2保持低电平，缓冲器101输出信号outl，产生脉宽为2.2ns的“低高低”型脉冲。当outl为高电平时，PMOS管103截止，NMOS管104截止，此时反相器105输入电平保持不变，始终为高电平，故反相器105始终输出低电平。当outl恢复为低电平时，PMOS管103导通，反相器105截止，反相器105输入高电平，out输出低电平。说明输入信号in受到Ins宽的“低高低”型的单粒子瞬态脉冲干扰时，输出信号保持低电平，没有产生干扰脉冲。
[0047]在40ns时，in变为高电平，使得outl输出高电平，out2输出高电平，PMOS管103截止，NMOS管104导通，因此反相器105的输入信号为低电平，输出信号out为高电平。
[0048]仿真可知，当in中单粒子瞬态脉冲宽度不超过Ins时，本实施例都可以将其滤除。通过波形测量可知，out相对于in下降沿延迟为1.39ns，上升沿延迟为1.19ns。
[0049]在设计过程中，增大缓冲器中MOS管宽长比比值同电子迁移率与空穴迁移率之比的差异，或者增加缓冲器中包含的反相器的数目，缓冲器101和102能滤除的脉冲宽度将变大，但都会进一步提高输出信号的延迟。因此在实际设计中，可以根据要滤除的脉冲宽度来设计NMOS管和PMOS管尺寸的尺寸，例如若想滤除超过2ns可以采用20微米/0.18微米和
0.5微米/0.18微米的尺寸设计，但下降沿延迟会变为2.66ns，上升沿延迟为2.32ns。
[0050]由于本发明采用不同上下拉驱动能力的缓冲器101和102来滤除脉冲，而无需延迟电路，因此在实施例中仅采用20个MOS管，所用MOS管最大尺寸仅为10微米/0.18微米，若采用Muller C方法至少需要30个最大尺寸为10微米/0.18微米的MOS管，表明本发明面积小，功耗低；同时由于单粒子瞬态脉冲通常不超过1ns，采用本实施例均可滤除，且输出波形平滑无毛刺，表明本发明抗单粒子瞬态脉冲能力强，滤除效果好。
[0051]上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
【权利要求】
1.一种抗单粒子瞬态脉冲CMOS电路，包括: 第一缓冲器(101)，用于消除“高低高”型脉冲，其输入端接收输入信号(in)，其输出端输出第一缓冲信号(outl)； 第二缓冲器(102)，用于消除“低高低”型脉冲，其输入端接收输入信号(in)，其输出端输出第二缓冲信号(out2)； 选通PMOS管(103)和选通NMOS管(104)，其中选通PMOS管(103)源极和衬底连接电源，选通NMOS管(104)源极和衬底接地，选通PMOS管(103)漏极同选通NMOS管(104)漏极相连，选通PMOS管(103)的栅极连接第一缓冲信号(outl )，选通NMOS管(104)的栅极连接第二缓冲信号(out2);输出反相器(105)，其输入端连接选通PMOS管(103)漏极，其输出端即为抗单粒子瞬态脉冲CMOS电路的输出端。
2.根据权利要求1所述的电路，其特征在于，所述第一缓冲器(101)由偶数个反相器级联构成，输入端连接抗单粒子瞬态脉冲电路输入端的反相器为第I级反相器，其中，奇数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比大于电子迁移率与空穴迁移率之比。
3.根据权利要求1所述的电路，其特征在于，所述第二缓冲器(102)由偶数个反相器级联构成，输入端连接抗单粒子瞬态脉冲电路输入端的反相器为第I级反相器，其中，奇数级反相器中PMOS管同NMOS宽长比之比大于电子迁移率与空穴迁移率之比，偶数级反相器中PMOS管同NMOS管宽长比之比小于电子迁移率与空穴迁移率之比。
【文档编号】H03K19/0948GK103546146SQ201310438818
【公开日】2014年1月29日 申请日期:2013年9月24日 优先权日:2013年9月24日
【发明者】宿晓慧, 毕津顺, 罗家俊, 韩郑生, 郝乐 申请人:中国科学院微电子研究所