专利名称：一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器的制作方法
技术领域：
本发明属于集成电路技术领域，具体涉及一种抗单粒子翻转和单粒子瞬态脉冲的 半动态触发器。
背景技术：
单粒子效应已成为航空航天领域电子系统主要可靠性问题之一。影响触发器的 单粒子效应主要有单粒子翻转和单粒子瞬态脉冲。作为时序逻辑电路基本单元的触发器， 因单粒子效应导致数字电路失效(N.kifert，X. Zhu, and L. W. Massengi 11. Impact of scaling on soft-error rates in commercial microprocessors[J]. IEEE Trans. Nuc1. Sci.，2002，vol. 49，pp. 2345-2352.)，故需要对触发器进行抗单粒子翻转和单粒子瞬态脉 冲加固，提高系统的抗辐射性能。延时短、功耗低的触发器是高性能数字系统的基本单元。Fabian Klass 等在《IEEE JOURNAL OF SOLID-STATE CIRCUITS)) (1999 年 5 月第 34 卷第 5 期)上发表的"A New Family of Semidynamic and DynamicFilp-Flops with Embedded Logic for High-Performance !Processors” 一文中提出半动态触发器，该电路 使用单相时钟和条件关闭技术，具有良好的稳定性及较小的延时，但未进行抗辐射加固。 T. Calin 等在《IEEE TRANSACTIONS ON NUCLEARSCIENCE》(1996 年 12 月第 43 卷第 6 期)上 发表“Upset Hardened Memory Designfor Submicron CMOS Technology，，，文中提出的DICE 型主从D触发器具有抗单粒子翻转加固能力，但不具有单粒子瞬态脉冲加固能力，且延时 较大。WeizhongWang 禾口 Haiyan Gong 在《IEEE TRANSACTIONS ON NUCLEAR SCIENCE)) (2004 年 12 月第 51 卷第 6 期)上发表“Sense Amplifier Based RADHARD FlipFlop Design，，，文 中提出一种基于灵敏放大器的抗辐射加固触发器，该电路具有抗单粒子翻转和单粒子瞬态 脉冲能力，输出节点Q和QN对称，但是面积比较大。
发明内容
本发明目的在于克服上述现有技术不足，提供一种抗单粒子翻转和单粒子瞬态脉 冲的半动态触发器，以应用于抗辐射高速集成电路。为达到上述目的，本发明采用的技术方案是包括脉冲产生电路、主锁存电路、中 间级和从锁存电路，整个触发器顶层对外有三个输入端口和两个输出端口，三个输入端口 分别接时钟信号和互补数据输入信号，输出端口接互补数据输出信号，其中脉冲产生电路 和时钟信号、互补数据输入信号及主锁存电路相连；主锁存电路和时钟信号、脉冲产生电路 及中间级连接；中间级和时钟信号、主锁存电路及从锁存电路连接；从锁存电路和中间级 及数据输出信号连接。本发明脉冲产生电路包括与时钟信号连接的时钟信号输入端、与数据输入信号连 接的数据输入信号端、与互补数据输入信号连接的互补数据输入端；脉冲产生电路的第一、 第二、第三和第四输出端分别与主锁存电路的第一、第二、第三和第四输入端相连。所述主锁存电路包括与时钟信号连接的时钟信号输入端，主锁存电路的第一、第二、第三和第四输入端分别与脉冲产生电路的第一、第二、第三和第四输出端相连；主锁存电路的第一、第二、第三和第四输出端分别与中间级的第一、第二、第三和 第四输入端相连。所述中间级包括与时钟信号连接的时钟信号输入端端，中间级的第一、第二、第三 和第四输入端分别与主级锁存电路的第一、第二、第三和第四输出端相连；中间级的第一、第二、第三和第四输出端分别与从锁存电路的第一、第二、第三和 第四输入端相连。所述从锁存电路的第一、第二、第三和第四输入端分别与中间级的第一、第二、第 三和第四输出端相连；从锁存电路的输出包括第一、第二、第三、第四输出端，其中第一输出端与数据输 出信号相连、第二输出端与互补数据输出信号相连。根据TSMC 0. 18 μ m工艺模拟结果，本发明可以实现翻转阈值LETth大于500MeV/ (mg-cm2)；实现与传统半动态触发器同样的条件关闭能力，省去延时单元和与非门电路，进 一步减小延时；实现互补输出端Q和QB对称、延时相等、驱动能力相同；采用单相时钟和小 时钟摆幅技术，时钟网络简单可靠，功耗明显减小。与抗单粒子瞬态脉冲加固的时间采样技术(D.G.Mavis and P. H. Eaton. Soft errorrate mitigation techniques for modern microcircuits[C]. In Proc.40th Annu. Int. ReliabilityPhysics Symp. ， Dallas, TX, Apr.2002， pp.216-225.)禾口 保 护 Π 电 各(P. Mongkolkachit andB. Bhuva. Design technique for mitigation of alpha-particle-induced single-event transients incombinational logic[J]. IEEE Trans. Device Mater. Reliab.，2003，vol. 3, no. 3, pp. 89-92)相比，本发明在具有抗单粒 子瞬态脉冲加固性能的同时，省去了延时单元，缩短了传输时间，更适用于高速系统。与 DICE 型主从 D 触发器(T. Calin，M. Nicolaidis andR. Velazco. Upset Hardened Memory Design for Submicron CMOS Technology[J]. IEEETrans. Nuc1. Sci. , 1996, vol.43, no. 6, pp. 2874-2878.)相比，本发明可对单粒子瞬态脉冲进行加固且延时较小。与基于灵敏放 大器的抗福射力口固触发器(Weizhong Wang andHaiyan Gong. Sense Amplifier Based RADHARD Flip Flop Design [J], IEEE Trans. Nucl. Sci. ,2004, vol. 51, no. 6.)相比，本发 明延时和面积均更小。
图1为本发明所述触发器单元的电路结构图；其中CLK为时钟信号，D和DB为数据输入信号，Q和QB为数据输出信号。图2为本发明所述脉冲产生电路的电路结构；图3为本发明所述主锁存电路的电路结构；图4为本发明所述从锁存电路的电路结构。
具体实施例方式下面结合附图对本发明做进一步详细描述。如图1所示，本发明包括脉冲产生电路100、主锁存电路200、中间级300和从锁存电路400，整个触发器顶层对外有三个输入端口和两个输出端口，三个输入端口分别接时钟 信号CLK和互补数据输入信号D和DB，输出端口接互补数据输出信号Q和QB，其中脉冲产 生电路100包括与时钟信号CLK连接的时钟信号输入端CLK、与数据输入信号D连接的数据 输入信号端D、与互补数据输入信号DB连接的互补数据输入端DB ；脉冲产生电路100的第 一、第二、第三和第四输出端V0UT10、VOUTl 1、V0UT12、VOUT13分别与主级锁存电路200的 第一、第二、第三和第四输入端VIN20、VUN21、VIN22和VIN23相连；主锁存电路200包括与时钟信号CLK连接的时钟信号输入端CLK，主级锁存电路 200的第一、第二、第三和第四输入端VIN20、VUN21、VIN22和VIN23分别与脉冲产生电路 100的第一、第二、第三和第四输出端V0UT10、V0UT11、V0UT12、V0UT13相连；主锁存电路200的第一、第二、第三和第四输出端V0UT20、V0UT21、V0UT22、V0UT23 分别与中间级300的第一、第二、第三和第四输入端VIN30、VUN31、VIN32和VIN33相连；所述中间级300包括与时钟信号CLK连接的时钟信号输入端CLK端，中间级300 的第一、第二、第三和第四输入端VIN30、VUN31、VIN32和VIN33分别与主锁存电路200的第 一、第二、第三和第四输出端V0UT20、V0UT21、V0UT22、V0UT23相连；中间级300的第一、第二、第三和第四输出端V0UT30、V0UT31、V0UT32、V0UT33分 别与从锁存电路400的第一、第二、第三和第四输入端VIN40、VUN41、VIN42和VIN43相连；所述从锁存电路400的第一、第二、第三和第四输入端VIN40、VUN41、VIN42和 VIN43分别与中间级300的第一、第二、第三和第四输出端V0UT30、V0UT31、V0UT32、V0UT33 相连；从锁存电路400的输出包括第一、第二、第三、第四输出端V0UT40、V0UT41、 V0UT42、V0UT43，其中第一输出端V0UT40与数据输出信号Q相连、第二输出端V0UT41与互 补数据输出信号QB相连。脉冲产生电路的电路结构如图2所示，该电路由两个相同结构的单相时钟动态电 路组成，包括8个匪OS管和4个PMOS管。其中N0DE1、N0DE2、N0DE3、N0DE4是脉冲产生电 路的内部节点。连接方式为=PMOS管Ml的栅极接时钟信号CLK，漏极接VOUTll端，源极和 衬底接电源VDD。PMOS管M2的栅极接CLK端，漏极接V0UT10端，源极和衬底接电源VDD。 NMOS管M3的栅极接V0UT13端，漏极接VOUTl 1端，源极接节点NODEl，衬底接地。NMOS管M4 的栅极接V0UT12端，漏极接V0UT10端，源极接节点NODEl，衬底接地。NMOS管M5的栅极接 D端，漏极接节点NODEl，源极接节点N0DE2，衬底接地。NMOS管M6的栅极接CLK端，漏极接 节点N0DE2，源极和衬底接地。PMOS管M7的栅极接CLK端，漏极接V0UT13端，源极和衬底 接电源VDD。PMOS管M8的栅极接CLK端，漏极接V0UT12端，源极和衬底接电源VDD。NMOS 管M9的栅极接VOUTll端，漏极接V0UT13端，源极接节点N0DE3，衬底接地。NMOS管MlO的 栅极接V0UT10端，漏极接V0UT12端，源极接节点N0DE3，衬底接地。NMOS管Mll的栅极接 DB端，漏极接节点N0DE3，源极接节点N0DE4，衬底接地。NMOS管M12的栅极接CLK端，漏极 接节点N0DE4，源极和衬底接地。主锁存电路的电路结构如图3所示，该电路由四个相同结构的钟控反相器组成， 包括8个匪OS管和4个PMOS管。N0DE5、N0DE6、N0DE7和N0DE8是主锁存电路的内部节 点。连接方式为PM0S管M13的栅极接VIN22端，漏极接V0UT20端，源极和衬底接电源VDD。 NMOS管M14的栅极接CLK端，漏极接V0UT20端，源极接节点N0DE5，衬底接地。NMOS管M15的栅极接VIN23端，漏极接节点N0DE5，源极和衬底接地。PMOS管M16的栅极接VIN20端，漏 极接V0UT21端，源极和衬底接电源VDD。NMOS管M17的栅极接CLK端，漏极接V0UT21端， 源极接节点N0DE6，衬底接地。NMOS管M18的栅极接VIN21端，漏极接节点N0DE6，源极和衬 底接地。PMOS管M19的栅极接VIN23端，漏极接V0UT22端，源极和衬底接电源VDD。NMOS 管M20的栅极接CLK端，漏极接V0UT22端，源极接节点N0DE7，衬底接地。NMOS管M21的栅 极接VIN22端，漏极接节点N0DE7，源极和衬底接地。PMOS管M22的栅极接VIN21端，漏极 接V0UT23端，源极和衬底接电源VDD。NMOS管M23的栅极接CLK端，漏极接V0UT23端，源 极接节点N0DE8，衬底接地。NMOS管M24的栅极接VIN20端，漏极接节点N0DE8，源极和衬底 接地。从锁存电路的电路结构如图4所示，该电路由四个相同结构的反相器组成，包括 4个NMOS管和4个PMOS管。连接方式为PM0S管M25的栅极接VIN43端，漏极接V0UT40 端，源极和衬底接电源VDD。NMOS管M26的栅极接VIN41端，漏极接V0UT40端，源极和衬底 接地。PMOS管M27的栅极接VIN40端，漏极接V0UT41端，源极和衬底接电源VDD。NMOS管 M28的栅极接VIN42端，漏极接V0UT41端，源极和衬底接地。PMOS管IC9的栅极接VIN41端， 漏极接V0UT42端，源极和衬底接电源VDD。NMOS管M30的栅极接VIN43端，漏极接V0U4T2 端，源极和衬底接地。PMOS管M31的栅极接VIN42端，漏极接V0UT43端，源极和衬底接电源 VDD。NMOS管M32的栅极接VIN40端，漏极接V0UT43端，源极和衬底接地。与时间采样技术和保护门电路相比，本发明不需增加时间开销，更适用于高速系 统。传统半动态触发器使用Q端驱动QB端，故QB端输出比Q端多一个门延时，且Q端和QB 端本征负载不同，驱动能力也不同。本发明中Q端和QB端完全对称，具有相同的延时，本征 负载及驱动能力。Weizhong Wang和HaiyanGong提出的基于灵敏放大器的抗辐射加固触发 器，主锁存器的某个输出端同时影响从锁存器的两个端口，因而需要增加四个或非门电路 且从锁存器存储电路有16个管子，面积较大。本发明中主锁存器的输出端只影响从锁存器 的一个端口，不需增加或非门电路，减小了面积且避免了与非门电路引入的软失效。同时从 锁存器电路只用8个管子，进一步减小面积。另外，前述基于灵敏放大器的抗辐射加固触发 器，主锁存器输出端下拉为“0”后需经过两个门延时，才可将从锁存器输出端下拉为“0”。 而本发明只需一个门延时，故延时更小。本发明采用单相时钟，时钟网络简单可靠。结合小 时钟摆幅技术，使功耗明显减小。本发明可用标准工艺制造，不需要增加额外特殊工序。对本发明和DICE型主从D触发器及基于灵敏放大器的抗辐射加固触发器的性能 进行了模拟对比，结果如表1和表2所示。表1为本发明与DICE型主从D触发器性能指标的对比结果。表1本发明与DICE型主从D触发器的对比Clock to Q延时功耗延迟积本发明 170ps35.2DICE 型 D 触发器 290ps31.9改变率 -41.4%10.3%与DICE型主从D触发器相比，本发明的延时减小约41%、功耗延迟积增大约10% (管数稍多，而DICE型主从D触发器的结构相对简单)。但由于高频系统中20% -45%的能量消耗在时钟网络上，故减小该功耗可以显著减小系统功耗。而时钟网络功耗和时钟信 号摆幅或摆幅的平方成正比，故减小时钟信号摆幅能减小时钟网络功耗。本发明采用单相 时钟，时钟信号允许降幅。相比之下，DICE型主从D触发器采用双相时钟，时钟信号摆幅不 允许减少。表2为本发明与基于灵敏放大器的抗辐射加固触发器性能指标的对比结果。表2本发明与基于灵敏放大器的抗辐射加固触发器的对比
权利要求
1.一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征在于包括脉冲产生 电路(100)、主锁存电路(200)、中间级(300)和从锁存电路(400)，整个触发器顶层对外有 三个输入端口和两个输出端口，三个输入端口分别接时钟信号(CLK)和互补数据输入信号 (D和DB)，输出端口接互补数据输出信号(Q和QB)，其中脉冲产生电路(100)和时钟信号、 互补数据输入信号及主锁存电路(200)相连；主锁存电路(200)和时钟信号、脉冲产生电 路(100)及中间级(300)连接；中间级(300)和时钟信号、主锁存电路(200)及从锁存电路 (400)连接；从锁存电路(400)和中间级(300)及数据输出信号连接。
2.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征在 于所述脉冲产生电路(100)包括与时钟信号(CLK)连接的时钟信号输入端(CLK)、与数据 输入信号(D)连接的数据输入信号端(D)、与互补数据输入信号(DB)连接的互补数据输入 端(DB)；脉冲产生电路(100)的第一、第二、第三和第四输出端(V0UT10、VOUTl 1、VOUT12、 VOUT13)分别与主锁存电路(200)的第一、第二、第三和第四输入端(VIN20、VUN21、VIN22 和VIN23)相连。
3.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征在 于所述主锁存电路(200)包括与时钟信号(CLK)连接的时钟信号输入端(CLK)，主锁存电 路(200)的第一、第二、第三和第四输入端(VIN20、VUN21、VIN22和VIN23)分别与脉冲产生 电路(100)的第一、第二、第三和第四输出端(V0UT10、VOUTl 1、V0UT12、V0UT13)相连；主锁存电路(200)的第一、第二、第三和第四输出端(V0UT20、V0UT21、V0UT22、V0UT23) 分别与中间级(300)的第一、第二、第三和第四输入端(VIN30、VUN31、VIN32和VIN33)相 连。
4.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征 在于所述中间级(300)包括与时钟信号(CLK)连接的时钟信号输入端(CLK)端，中间级 (300)的第一、第二、第三和第四输入端(VIN30、VUN31、VIN32和VIN33)分别与主级锁存电 路(200)的第一、第二、第三和第四输出端(V0UT20、V0UT21、V0UT22、V0UT23)相连；中间级(300)的第一、第二、第三和第四输出端(V0UT30、V0UT31、V0UT32、V0UT33)分 别与从锁存电路(400)的第一、第二、第三和第四输入端(VIN40、VUN41、VIN42和VIN43)相 连。
5.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征 在于所述从锁存电路(400)的第一、第二、第三和第四输入端(VIN40、VUN41、VIN42和 VIN43)分别与中间级(300)的第一、第二、第三和第四输出端(V0UT30、V0UT31、V0UT32、 V0UT33)相连；从锁存电路(400)的输出包括第一、第二、第三、第四输出端(V0UT40、V0UT41、V0UT42、 V0UT43)，其中第一输出端(V0UT40)与数据输出信号(Q)相连、第二输出端(V0UT41)与互 补数据输出信号(QB)相连。
全文摘要
一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，该触发器包括脉冲产生电路、主锁存电路、中间级和从锁存电路。根据TSMC 0.18μm工艺模拟结果，本发明可以实现翻转阈值LETth大于500MeV/(mg·cm2)；实现与传统半动态触发器同样的条件关闭能力，省去延时单元和与非门电路，进一步减小延时；实现互补输出端Q和QB对称、延时相等、驱动能力相同；采用单相时钟和小时钟摆幅技术，时钟网络简单可靠，功耗明显减小。与抗单粒子瞬态脉冲加固的时间采样技术和保护门电相比，省去了延时单元，缩短了传输时间，更适用于高速系统。与DICE型主从D触发器相比，可对单粒子瞬态脉冲进行加固且延时较小。与基于灵敏放大器的抗辐射加固触发器相比，本发明延时和面积均更小。
文档编号H03K3/012GK102055440SQ20101057710
公开日2011年5月11日 申请日期2010年12月7日 优先权日2010年12月7日
发明者包东烜, 姚剑峰, 张国和, 邵志标 申请人:西安交通大学