一种抗地弹效应的输出电路的制作方法
【专利摘要】本发明公开了一种抗地弹效应的输出电路，它包括用于控制PMOS晶体管Ⅰ(101)、PMOS晶体管Ⅱ(103)导通过程中减小电源线上的地弹效应的PMOS控制逻辑电路，用于控制NMOS晶体管Ⅰ(102)、NMOS晶体管Ⅱ(104)导通过程中减小地线上的地弹效应的NMOS控制逻辑电路；电阻Ⅰ（R1）连接于输出节点（VOUT）和PMOS晶体管Ⅱ(103)的漏极，电阻Ⅱ（R2）连接于输出节点（VOUT）和NMOS晶体管(104)的漏极。本发明的目的是提供一种具有抗地弹效应的输出电路，该电路除了具有较强的抗地弹能力之外，还可以相对减少电路的延迟和功耗。
【专利说明】一种抗地弹效应的输出电路
【技术领域】
[0001]本发明涉及半导体集成电路，具体涉及一种应用于数字输出端口的抗地弹效应的电路。
【背景技术】
[0002]随着电路规模的增大，工作频率的提高，输出管脚数的增多和驱动能力的增强，芯片的瞬态功耗增大，导致地弹噪声增加，严重的影响了电路的功能和性能。
[0003]地弹效应(Ground Bounce)是指由于电路中出现较大的电流涌动导致在电源与接地平面间产生大量噪声的现象。一段导线并不仅仅是电的导体，它在低频段呈现出阻性，在高频段则为感性。PCB板上电路之间的互连，ASIC电路的封装，ASIC电路芯片内部器件的互连，都会产生电感。当多个芯片或芯片内部大量器件发生同步切换时，在芯片地与片外地之间就会流过一个很大的瞬态电流，按照电磁学理论，此时上述电感就会产生电磁感应现象，从而引发电源噪声，这就是地弹噪声。
[0004]图1为包含了寄生电感的输出电路示意图。图中MP和丽为输出驱动管；D0UT和OEN为输出驱动控制信号；PredriVer为输出驱动的控制电路；L1、L2分别为电源线上和地线上的寄生电感。
[0005]当输出状态发生翻转时，有较大的瞬态电流流过寄生电感，产生地弹效应。假设输出从高电平向低电平翻转时，MP管关断，丽管开启，此时产生的电流为: 其中，K为电子迁移率，U c为单位面积的栅电容，$为驱动管丽的宽长比,VcsI^s为丽的栅源电压，VaJft为丽的阈值电压。此电流流过寄生典范所产生的地弹噪声电压为=Ff=I5 ;如果芯片上有个N输出同时向同一电平翻转，此时流过寄生电感的电流将变为N倍，此时产生的地弹噪声电压可表示为 '丽; NVgW
表征为地线上的较大电压波动，同理可知电源线上也将产生同等的电压波动。当这个电压波动的值足够大时，就会影响信号的完整性并造成其它器件的误判，产生逻辑错误。
[0006]通过专利检索，存在以下现有技术:
申请人::中国航天时代电子公司第七七一研究所，专利号:200910021080.8，申请日:2009-02-10，此发明公开了一种具有抗地弹效应的输出电路，其特征在于，使用PMOS阈值电压调整电路调整PMOS输出晶体管的阈值电压，使用NMOS阈值电压调整电路调整NMOS输出晶体管的阈值电压。输出电路的输出由高电平向低电平转换时，PMOS输出晶体管的阈值电压增大，NMOS输出晶体管、的阈值电压减小，从而减小下拉电路的变化率，减小地线上的地弹效应，并降低功耗和下拉延迟；输出电路的输出由低电平向高电平转换时，PMOS输出晶体管的阈值电压减小，NMOS输出晶体管的阈值电压增大，从而减小上拉电路的变化率，减小电压线上的地弹效应，并降低功耗和上拉延迟。
[0007]现有技术与本发明创造的相同点均是抗地弹效应，同时能够减小功耗。
[0008]但现有技术与本发明创造的实现方式有区别:1.抗地弹方面:本发明创造利用输出信号的反馈，控制大尺寸和小尺寸晶体管的相继导通，减小电流的变化率，从而实现抗地弹效应的功能；对比专利利用改变阈值电压的值来抗地弹。
[0009]2.减小功耗方面:本发明创造利用一个小尺寸的晶体管(103)和(104)来续流，在电路状态翻转时，小尺寸的晶体管的静态电流相对大尺寸管(101)和(102)小很多。因此在状态翻转时，降低电路的功耗；对比现有技术专利主要是通过调整阈值电压的值来降低功耗。
【发明内容】
[0010]本发明的目的是提供一种具有抗地弹效应的输出电路，该电路除了具有较强的抗地弹能力之外，还可以相对减少电路的延迟和功耗。
[0011]为达到以上目的，本发明是采取如下技术方案予以实现的:一种抗地弹效应的输出电路，其特征在于它包括用于控制PMOS晶体管I (101)、PM0S晶体管II (103)导通过程中减小电源线上的地弹效应的PMOS控制逻辑电路，用于控制NMOS晶体管I (102 )、NMOS晶体管II (104)导通过程中减小地线上的地弹效应的NMOS控制逻辑电路；电阻I (Rl)连接于输出节点(VOUT)和PMOS晶体管II (103 )的漏极，电阻II (R2)连接于输出节点(VOUT)和NMOS晶体管(104 )的漏极。
[0012]在较佳实施情况下，以上所述的PMOS晶体管I (101)、NMOS晶体管I (102 )为大尺寸管，以上所述的PMOS晶体管II (103)、NM0S晶体管II (104)为小尺寸管。
[0013]在较佳实施情况下，所述的PMOS控制逻辑电路包括以预驱动节点(A)和输出节点(VOUT)作为输入的开关模块(01)，连接于节点(K)和节点(B)之间的传输模块(02)，连接于节点(B)和输出节点(VOUT)的泄放模块(03)。
[0014]在更佳实施情况下，所述的开关模块(01)包括输入分别连接于节点(A)和节点(H)，输出连接节点(C)的与非门NAND ;输入连接节点(A)，输出连接节点(K)的反相器INVl ;栅极共同连接于节(点)K，漏极共同连接于节点(H)的PMOS晶体管III (111)和NMOS晶体管III(112)，PMOS晶体管III (111)连接输出节点(VOUT)，NMOS晶体管III (112)连接片内地(G)。
[0015]在更佳实施情况下，所述的传输模块(02)包括栅极连接节点(H)，源级和漏极分别连接节点(B)和(K)的PMOS传输管I (107);栅极连接于节点(H)经由反相器INV2的输出，源级和漏极分别连接节点(B)和(K)的NMOS传输管I (108)。
[0016]在更佳实施情况下，所述的泄放模块(03)包括栅极连接节点(K)，源级连接节点(B)的PMOS泄放管I (105)，连接PMOS泄放管I (105)的漏极和输出节点(VOUT)的电阻(R2)。
[0017]在更佳实施情况下，所述的NMOS控制逻辑电路包括以预驱动节点(D)和输出节点(VOUT)作为输入的开关模块(04)，连接于节点(I)和节点(E)之间的传输模块(05)，连接于节点(E)和输出节点(VOUT)的泄放模块(06)。
[0018]在更佳实施情况下，所述的开关模块(04)包括两个输入分别连接节点(D)和节点(J)，输出连接节点(C)的异或门(NOR);输入连接节点(D)，输出连接节点(I)的反相器(INV3 );栅极共同连接于节点(I)，漏极共同连接于节点(J )的PMOS晶体管IV (113 )和NMOS晶体管IV (114)，NMOS晶体管IV (114)连接输出节点(VOUT)，PMOS晶体管IV (113)连接片内电源(V)。
[0019]在更佳实施情况下，所述的传输模块(05)包括栅极连接节点(J)，源级和漏极分别连接节点(I)和(E)的NMOS传输管II (110);栅极连接于节点(J)经由反相器(INV4)的输出，源级和漏极分别连接节点(I)和(E)的PMOS传输管II (109)。
[0020]在更佳实施情况下，所述的泄放模块(06)包括栅极连接节点(I)，源级连接节点(E)的NMOS泄放管II (106)，连接NMOS泄放管II (106)的漏极和输出节点(VOUT)的电阻(RO)0
[0021]本发明的输出电路与现有技术相比，其优点是:由于使用了 NMOS控制逻辑电路和PMOS控制逻辑电路，当输出电路的输出由高电平向低电平翻转时，利用NMOS控制逻辑电路，先导通大尺寸NMOS晶体管I (102 )，再导通小尺寸NMOS晶体管II (104)，从而降低了下拉电流的变化率；当输出电路的输出由低电平向高电平翻转时，利用PMOS控制逻辑电路，先导通大尺寸PMOS晶体管I (101)，再导通小尺寸PMOS晶体管II (103)，从而降低了下拉电流的变化率。这样就提高了输出电路的抗地弹能力，同时减小了输出电压的电平转换时间，加快了输出电路的工作速度。
【专利附图】
【附图说明】
[0022]图1为包含了寄生电感的输出电路示意图。
[0023]图2为本发明提出的抗地弹效应的输出电路结构图。
[0024]图3为本发明提出的抗地弹效应的输出电路的具体电路图。
【具体实施方式】
[0025]以下结合附图及具体实施案例对本发明作进一步的详细描述。
[0026]图2为本发明提出的抗地弹效应的输出电路结构图，它包括用于控制PMOS晶体管
I101、PMOS晶体管II 103导通过程中减小电源线上的地弹效应的PMOS控制逻辑电路，用于控制NMOS晶体管I 102、NMOS晶体管II 104导通过程中减小地线上的地弹效应的NMOS控制逻辑电路；电阻I Rl连接于输出节点VOUT和PMOS晶体管II 103的漏极，电阻II R2连接于输出节点VOUT和NMOS晶体管104的漏极。以上所述的PMOS晶体管I 101、NMOS晶体管I 102为大尺寸管，以上所述的PMOS晶体管II 103、NM0S晶体管II 104为小尺寸管。
[0027]对以上结构进一步解释为:以预驱动上节点A和输出节点VOUT作为输入的PMOS控制逻辑电路、以预驱动下节点D和输出节点VOUT作为输入的NMOS控制逻辑电路；PM0S晶体管I 101和PMOS晶体管II 103的栅极分别连接于PMOS控制逻辑电路的输出节点B和C，NMOS晶体管I 102和NMOS晶体管II 104的栅极分别连接于NMOS控制逻辑电路的输出节点E和F ;电阻Rl连接于输出节点VOUT和PMOS晶体管II 103的漏极，电阻R2连接于输出节点VOUT和NMOS晶体管II 104的漏极。
[0028]如图3为本发明提出的抗地弹效应的输出电路具体实施电路，详细描述图2所提到的PMOS控制逻辑电路和匪OS控制逻辑电路。PMOS控制逻辑电路包括以预驱动节点A和输出节点VOUT作为输入的开关模块01，连接于节点K和节点B之间的传输模块02，连接于节点B和输出节点VOUT的泄放模块03。开关模块03有三个输出节点C、K、H ;其中，节点H为其控制信号，节点K为其控制信号。NMOS控制逻辑电路包括以预驱动节点D和输出节点VOUT作为输入的开关模块04，连接于节点I和节点E之间的传输模块05，连接于节点(E)和输出节点VOUT的泄放模块06。开关模块06有三个输出节点F、1、J ;其中，节点J为其控制信号，节点I为其控制信号。
[0029]开关模块01包括输入分别连接于节点A和节点H，输出连接节点C的与非门NAND ；输入连接节点A，输出连接节点K的反相器INVl ;栅极共同连接于节点K，漏极共同连接于节点H的PMOS晶体管III 111和NMOS晶体管III112，PMOS晶体管III111连接输出节点VOUT，NMOS晶体管III 112连接片内地G。传输模块02包括栅极连接节点H，源级和漏极分别连接节点B和K的PMOS传输管I 107 ;栅极连接于节点H经由反相器INV2的输出，源级和漏极分别连接节点B和K的NMOS传输管I 108 ;泄放模块03包括栅极连接节点K，源级连接节点B的PMOS泄放管I 105，连接PMOS泄放管I 105的漏极和输出节点VOUT的电阻R2。
[0030]开关模块04包括两个输入分别连接节点D和节点J，输出连接节点C的异或门NOR ;输入连接节点D，输出连接节点I的反相器INV3 ;栅极共同连接于节点I，漏极共同连接于节点J的PMOS晶体管IV 113和NMOS晶体管IV 114，NMOS晶体管IV 114连接输出节点VOUT, PMOS晶体管IV 113连接片内电源V。传输模块05包括栅极连接节点J，源级和漏极分别连接节点I和E的NMOS传输管II 110 ;栅极连接于节点J经由反相器INV4的输出，源级和漏极分别连接节点I和E的PMOS传输管II 109 ;泄放模块06包括栅极连接节点I，源级连接节点E的NMOS泄放管II 106，连接NMOS泄放管II 106的漏极和输出节点VOUT的电PlRO0
[0031]当输出电路输出信号由高电平向低电平转换时，连接预驱动上、下节点A、D的电压由高电平转向低电平，此时PMOS晶体管I 101和PMOS晶体管II 103关断。同时节点D的信号通过反相器INV3，以及传输模块05传输到NMOS晶体管I 102、栅压节点E，NM0S晶体管102开启，输出电路输出电压开始下降；通过对输出信号采样，关断传输门，即关断大尺寸NMOS晶体管I 102，同时开启小尺寸NMOS晶体管II 104。在这个过程中，大尺寸NMOS晶体管I 102提供主要的泄放电流，故并未增加输出电路的下拉延时；采用NMOS晶体管
II104续流，降低了电流变化率，从而减小了地弹噪声。
[0032]当输出电路输出信号由低电平向高电平转换时，连接预驱动上、下节点A、D的电压由低电平转向高电平，此时NMOS晶体管I 102和NMOS晶体管II 104关断。同时节点A的信号通过反相器INVl，以及传输模块02传输到NMOS晶体管I 102栅压节点B，PMOS晶体管I 101开启，输出电路输出电压开始上升；通过对输出信号采样，关断传输门，即关断大尺寸PMOS晶体管I 101，同时开启小尺寸PMOS晶体管II 103。在这个过程中，大尺寸PMOS晶体管I 101提供主要的充电电流，故并未增加输出电路的上拉延时；采用PMOS晶体管
II103续流，降低了电流变化率，从而减小了地弹噪声。
[0033]本发明的输出电路与现有技术相比，其优点是:由于使用了 NMOS控制逻辑电路和PMOS控制逻辑电路，当输出电路的输出由高电平向低电平翻转时，利用NMOS控制逻辑电路，先导通大尺寸NMOS晶体管I 102，再导通小尺寸NMOS晶体管II 104，从而降低了下拉电流的变化率；当输出电路的输出由低电平向高电平翻转时，利用PMOS控制逻辑电路，先导通大尺寸PMOS晶体管I 101，再导通小尺寸PMOS晶体管II 103，从而降低了下拉电流的变化率。这样就提高了输出电路的抗地弹能力，同时减小了输出电压的电平转换时间，加快了输出电路的工作速度。
【权利要求】
1.一种抗地弹效应的输出电路，其特征在于它包括用于控制PMOS晶体管I (101)、PMOS晶体管II (103)导通过程中减小电源线上的地弹效应的PMOS控制逻辑电路，用于控制NMOS晶体管I (102 )、NM0S晶体管II (104)导通过程中减小地线上的地弹效应的NMOS控制逻辑电路；电阻I (Rl)连接于输出节点(VOUT)和PMOS晶体管II (103 )的漏极，电阻II(R2)连接于输出节点(VOUT)和NMOS晶体管(104 )的漏极。
2.根据权利要求1所述的一种抗地弹效应的输出电路，其特征在于以上所述的PMOS晶体管I (101)、NMOS晶体管I (102 )为大尺寸管，以上所述的PMOS晶体管II (103)、NMOS晶体管II (104)为小尺寸管。
3.根据权利要求1所述的一种抗地弹效应的输出电路，其特征在于所述的PMOS控制逻辑电路包括以预驱动节点(A )和输出节点(VOUT )作为输入的开关模块(OI)，连接于节点(K)和节点(B )之间的传输模块(02 )，连接于节点(B )和输出节点(VOUT )的泄放模块(03 )。
4.根据权利要求3所述的一种抗地弹效应的输出电路，其特征在于所述的开关模块(01)包括输入分别连接于节点(A)和节点(H)，输出连接节点(C )的与非门NAND ;输入连接节点(A)，输出连接节点(K)的反相器INVl ;栅极共同连接于节(点)K，漏极共同连接于节点(H)的PMOS晶体管III (111)和NMOS晶体管III (112 )，PMOS晶体管III (111)连接输出节点(VOUT), NMOS晶体管111(112)连接片内地(G)。
5.根据权利要求3所述的一种抗地弹效应的输出电路,其特征在于所述的传输模块(02)包括栅极连接节点(H)，源级和漏极分别连接节点(B)和(K)的PMOS传输管I(107)；栅极连接于节点(H)经由反相器INV2的输出，源级和漏极分别连接节点(B)和(K)的NMOS传输管I (108)。
6.根据权利要求3所述的一种抗地弹效应的输出电路，其特征在于所述的泄放模块(03)包括栅极连接节点(K)，源级连接节点(B)的PMOS泄放管I(105)，连接PMOS泄放管I(105)的漏极和输出节点(VOUT)的电阻(R2)。
7.根据权利要求1至6之一所述的一种抗地弹效应的输出电路，其特征在于所述的NMOS控制逻辑电路包括以预驱动节点(D)和输出节点(VOUT)作为输入的开关模块(04)，连接于节点(I)和节点(E)之间的传输模块(05)，连接于节点(E)和输出节点(VOUT)的泄放模块(06)。
8.根据权利要求7所述的一种抗地弹效应的输出电路，其特征在于所述的开关模块(04)包括两个输入分别连接节点(D)和节点(J)，输出连接节点(C)的异或门(NOR);输入连接节点(D)，输出连接节点(I)的反相器(INV3);栅极共同连接于节点(I)，漏极共同连接于节点(J )的PMOS晶体管IV (113 )和NMOS晶体管IV (114 )，NMOS晶体管IV (114 )连接输出节点(V0UT)，PM0S晶体管IV (113)连接片内电源(V)。
9.根据权利要求7所述的一种抗地弹效应的输出电路,其特征在于所述的传输模块(05)包括栅极连接节点(J)，源级和漏极分别连接节点(I)和(E)的NMOS传输管II(110)；栅极连接于节点(J)经由反相器(INV4)的输出，源级和漏极分别连接节点(I)和(E)的PMOS传输管II (109)。
10.根据权利要求7所述的一种抗地弹效应的输出电路，其特征在于所述的泄放模块(06)包括栅极连接节点(I)，源级连接节点(E)的NMOS泄放管II(106)，连接NMOS泄放管II(106)的漏极和输出节点(VOUT)的电阻(R0)。
【文档编号】H03K19/0185GK104079289SQ201410334127
【公开日】2014年10月1日 申请日期:2014年7月15日 优先权日:2014年7月15日
【发明者】黄嵩人, 陈思园, 何龙, 陈迪平 申请人:湖南进芯电子科技有限公司