锁存器与分频器的制作方法

本发明涉及数字电路领域，尤其涉及一种锁存器与分频器。

背景技术：

随着移动通信技术的迅速发展，提高移动通信终端射频电路的速度、降低射频电路的功耗成为现有移动通信技术研究的热点。

二分频电路作为分频器的基本模块，是射频电路的关键电路之一。高速二分频器电路由两级锁存器电路构成，其中任一锁存器电路均为另一锁存器电路的后级单元。传统分频器电路中，锁存器电路由相同时钟进行驱动。而在Wang结构分频器电路中，锁存器电路是由互补时钟信号进行驱动。相对于传统分频器电路，Wang结构二分频器电路速度更快，功耗更低。

但是，发明人在研究和实践过程中发现：由于某些原因，现有的Wang结构二分频器电路功耗仍然较大。

技术实现要素：

本发明实施例解决的问题是如何降低Wang结构二分频器电路的功耗。

为解决上述问题，本发明实施例提供一种锁存器，包括：耦接于电源与地线之间的第一逻辑单元以及第二逻辑单元，且所述第一逻辑单元与所述第二逻辑单元结构对称；

四个控制单元，包括：第一控制单元、第二控制单元、第三控制单元以及第四控制单元；其中：

所述第一控制单元、所述第一逻辑单元以及所述第三控制单元组成通路；所述第二控制单元、所述第二逻辑单元以及所述第四控制单元组成通路；其中至少一个控制单元，适于控制所在通路的电源与地线之间的通路断开或闭合。

可选的，所述第一控制单元的输出端与所述第一逻辑单元的第一输出端 耦接，至少一个前馈控制端与所述第一逻辑单元的输入端或所述第二逻辑单元的输入端耦接，时钟信号输入端适于输入第一时钟信号。

可选的，所述第二控制单元的输出端与所述第二逻辑单元的第一输出端耦接，至少一个前馈控制端与所述第二逻辑单元的输入端或所述第一逻辑单元的输入端耦接，时钟信号输入端适于输入第二时钟信号。

可选的，所述第三控制单元的输出端与所述第一逻辑单元的第二输出端耦接，至少一个前馈控制端与所述第一逻辑单元的输入端或所述第二逻辑单元的输入端耦接，时钟信号输入端适于输入第三时钟信号。

可选的，所述第四控制单元的输出端与所述第二逻辑单元的第二输出端耦接，至少一个前馈控制端与所述第二逻辑单元的输入端或所述第一逻辑单元的输入端耦接，时钟信号输入端适于输入第四时钟信号。

可选的，所述四个控制单元中的至少一个控制单元包括：相互耦接的第一开关控制子单元和第二开关控制子单元。

可选的，所述第一开关控制子单元包括晶体管MC1，所述第二开关控制子单元包括晶体管MC2。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为PMOS管，其中：

所述晶体管MC1的源极与所述晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极为输出端；

所述晶体管MC2的源极与电源耦接，栅极为前馈控制端。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为NMOS管，其中：

所述晶体管MC1的源极与所述晶体管MC2的源极耦接，栅极为时钟信号输入端，漏极为输出端；

所述晶体管MC2的漏极与电源耦接，栅极为前馈控制端。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为PMOS管，其中：

所述晶体管MC1的源极与电源耦接，栅极为时钟信号输入端，漏极与所述晶体管MC2的源极耦接；

所述晶体管MC2的栅极为前馈控制端，漏极为输出端。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为NMOS管，其中：

所述晶体管MC1的源极与电源耦接，栅极为时钟信号输入端，漏极与所述晶体管MC2的漏极耦接；

所述晶体管MC2的栅极为前馈控制端，源极为输出端。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为PMOS管，其中：

所述晶体管MC1的源极与电源耦接，栅极与所述晶体管MC2的漏极耦接，漏极为输出端；

所述晶体管MC2的源极为时钟信号输入端，栅极为前馈控制端。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为NMOS管，其中：

所述晶体管MC1的源极与电源耦接，栅极与所述晶体管MC2的源极耦接，漏极为输出端；

所述晶体管MC2的漏极为时钟信号输入端，栅极为前馈控制端。

可选的，所述晶体管MC1为NMOS管，所述晶体管MC2为NMOS管，其中：

所述晶体管MC1的源极与所述晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极为输出端；

所述晶体管MC2的源极与地线耦接，栅极为前馈控制端。

可选的，所述晶体管MC1为NMOS管，所述晶体管MC2为PMOS管，其中：

所述晶体管MC1的源极与所述晶体管MC2的源极耦接，栅极为时钟信 号输入端，漏极为输出端；

所述晶体管MC2的漏极与地线耦接，栅极为前馈控制端。

可选的，所述晶体管MC1为NMOS管，所述晶体管MC2为NMOS管，其中：

所述晶体管MC1的源极与地线耦接，栅极为时钟信号输入端，漏极与所述晶体管MC2的源极耦接；

所述晶体管MC2的栅极为前馈控制端，漏极为输出端。

可选的，所述晶体管MC1为NMOS管，所述晶体管MC2为PMOS管，其中：

所述晶体管MC1的源极与地线耦接，栅极为时钟信号输入端，漏极与所述晶体管MC2的漏极耦接；

所述晶体管MC2的栅极为前馈控制端，漏极为输出端。

可选的，所述晶体管MC1为NMOS管，所述晶体管MC2为PMOS管，其中：

所述晶体管MC1的源极与地线耦接，栅极与所述晶体管MC2的漏极耦接，漏极为输出端；

所述晶体管MC2的源极为时钟信号输入端，栅极为前馈控制端。

可选的，所述晶体管MC1为NMOS管，所述晶体管MC2为NMOS管，其中：

所述晶体管MC1的源极与地线耦接，栅极与所述晶体管MC2的源极耦接，漏极为输出端；

所述晶体管MC2的漏极为时钟信号输入端，栅极为前馈控制端。

可选的，所述四个控制单元中的至少一个控制单元包括：相互耦接的第一开关控制子单元、第二开关控制子单元和第三开关控制子单元。

可选的，所述第一开关控制子单元包括晶体管MC1，所述第二开关控制子单元包括晶体管MC2，所述第三开关控制子单元包括晶体管MC3。

可选的，所述晶体管MC1、所述晶体管MC2以及所述晶体管MC3均为PMOS管，其中：

所述晶体管MC1的源极与所述晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极与所述晶体管MC3的源极耦接；

所述晶体管MC2的源极与电源耦接，栅极为第一前馈控制端；

所述晶体管MC3的栅极为第二前馈控制端，漏极为输出端。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为PMOS管，所述晶体管MC3为NMOS管，其中：

所述晶体管MC1的源极与所述晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极与所述晶体管MC3的漏极耦接；

所述晶体管MC2的源极与电源耦接，栅极为第一前馈控制端；

所述晶体管MC3的栅极为第二前馈控制端，源极为输出端。

可选的，所述晶体管MC1、所述晶体管MC2以及所述晶体管MC3均为PMOS管，其中：

所述晶体管MC1的源极与电源耦接，栅极与所述晶体管MC2的漏极耦接，漏极与所述晶体管MC2的源极耦接；

所述晶体管MC2的源极为时钟信号输入端，栅极为第一前馈控制端；

所述晶体管MC3的栅极为第二前馈控制端，漏极为输出端。

可选的，所述晶体管MC1为PMOS管，所述晶体管MC2为NMOS管，所述晶体管MC3为NMOS管，其中：

所述晶体管MC1的源极与所述晶体管MC2的源极耦接，栅极与所述晶体管MC2的源极耦接，漏极为输出端；

所述晶体管MC2的栅极为第一前馈控制端，漏极为时钟信号输入端；

所述晶体管MC3的栅极为第二前馈控制端，漏极与电源耦接。

本发明实施例还提供了一种分频器，包括两个上述任一种所述的锁存器，其中，所述锁存器中的任一锁存器的第一输入端和第二输入端分别与另一锁 存器的第一输出端和第二输出端耦接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

通过四个控制单元中的至少一个控制单元，控制所在通路的电源与地线之间的电流通路断开，从而可以减少锁存器在静态工作条件下因存在电源与地线之间的通路而导致的功耗，由于Wang结构二分频器电路由锁存器电路组成，因此在锁存器功耗降低的同时，Wang结构二分频器电路的功耗大大降低。

附图说明

图1是现有的一种高速二分频器电路的结构示意图；

图2是现有的一种输出占空比为50％的锁存器的电路结构图；

图3是现有的另一种输出占空比为50％的锁存器的电路结构图；

图4是本发明实施例中的一种锁存器的结构示意图；

图5～图20是本发明实施例中的控制单元的多种电路结构图；

图21是本发明实施例中的一种锁存器的电路结构图；

图22是本发明实施例中的另一种锁存器的电路结构图；

图23是本发明实施例中的又一种锁存器的电路结构图；

图24是本发明实施例中的另一种锁存器的电路结构图。

具体实施方式

参照图1，给出了现有技术中的一种高速二分频器电路的结构示意图，包括锁存器101和102。

锁存器101与锁存器102均为D触发器，D端以及Dn端均为输入端，Q端及Qn端均为输出端。锁存器101的时钟信号输入端CLK输入时钟信号CK，锁存器102的时钟信号输入端CLK输入时钟信号CKb，且时钟信号CK与时钟信号CKb反相。

锁存器101的D端与锁存器102的Qn端耦接，Q端与锁存器102的D端耦接，Dn端与锁存器102的Q端耦接，Qn端与锁存器102的Dn端耦接。 即：锁存器101的输入端与锁存器102的输出端分别耦接，锁存器101的输出端与锁存器102的输入端分别耦接，锁存器101与锁存器102互为前后级。

参照图2，给出了现有的一种输出占空比为50％的Wang结构二分频器电路中的锁存器的电路结构图。

第一控制单元203耦接于电源VREF_1与第一逻辑单元201之间，第三控制单元205耦接于第一逻辑单元201与地线VREF_2之间；第二控制单元204耦接于电源VREF_1与第二逻辑单元202之间，第四控制单元206耦接于第二逻辑单元202与地线VREF_2之间。

第一逻辑单元201包括第三晶体管M3与第五晶体管M5，第二逻辑单元202包括第四晶体管M4与第六晶体管M6，且第三晶体管M3、第五晶体管M5、第四晶体管M4以及第六晶体管M6均为NMOS管。其中：

第三晶体管M3，漏极与第五晶体管M5的漏极耦接，作为第一逻辑单元201的第一输出端；栅极与第四晶体管M4的漏极耦接；源极与第五晶体管M5的源极耦接，并与第三控制单元205耦接；

第五晶体管M5，栅极为第一逻辑单元201的输入端；

第四晶体管M4，漏极与第六晶体管M6的漏极耦接，作为第二逻辑单元202的第一输出端；栅极与第三晶体管M3的漏极耦接；源极与第四晶体管M4的源极耦接，并与第四控制单元206耦接；

第六晶体管M6，栅极为第二逻辑单元202的输入端。

第一控制单元203包括第一晶体管M1，第一晶体管M1为PMOS管，源极与电源VREF_1耦接，栅极为时钟信号输入端CLK，适于输入时钟信号，漏极与第三晶体管M3的漏极耦接。

第二控制单元204包括第二晶体管M2，第二晶体管M2为PMOS管，源极与电源VREF_1耦接，栅极为时钟信号输入端CLK，适于输入时钟信号，漏极与第四晶体管M4的漏极耦接。

第三控制单元205包括第七晶体管M7，第七晶体管M7为NMOS管，源极与地线VREF_2耦接，栅极为时钟信号输入端CLKB，适于输入时钟信 号，漏极与第五晶体管M5的源极耦接。

第四控制单元206包括第八晶体管M8，第八晶体管M8为NMOS管，源极与地线VREF_2耦接，栅极为时钟信号输入端CLKB，适于输入时钟信号，漏极与第六晶体管M6的源极耦接。时钟信号CLKB与时钟信号CLK互为反相信号。

当第一晶体管M1的栅极与第二晶体管M2的栅极均输入低电平信号时，第一晶体管M1与第二晶体管M2导通。当第七晶体管M7的栅极与第八晶体管M8的栅极均输入高电平信号时，第七晶体管M7与第八晶体管M8导通。

当第一逻辑单元201的输入端D输入高电平信号、第二逻辑单元202的输入端Dn输入低电平信号时，锁存器电路存在VREF_1、第一晶体管M1、第三晶体管M3到VREF_2以及VREF_1、第一晶体管M1、第五晶体管M5、第七晶体管M7到VREF_2的直流通路，因此，图2中提供的锁存器电路存在直流功耗。

参照图3，给出了现有的另一种输出占空比为50％的Wang结构二分频器电路中的锁存器的电路结构图。

第三控制单元205耦接于电源VREF_1与第一逻辑单元201之间，第一控制单元203耦接于第一逻辑单元201与地线VREF_2之间；第四控制单元206耦接于电源VREF_1与第二逻辑单元202之间，第二控制单元204耦接于第二逻辑单元202与地线VREF_2之间。

第一逻辑单元201包括第三晶体管M3与第五晶体管M5，第二逻辑单元202包括第四晶体管M4与第六晶体管M6，且第三晶体管M3、第五晶体管M5、第四晶体管M4以及第六晶体管M6均为PMOS管。其中：

第三晶体管M3，漏极与第五晶体管M5的漏极耦接，作为第一逻辑单元201的第一输出端；栅极与第四晶体管M4的漏极耦接；源极与第五晶体管M5的源极耦接，并与第三控制单元205耦接；

第五晶体管M5，栅极为第一逻辑单元201的输入端；

第四晶体管M4，漏极与第六晶体管M6的漏极耦接，作为第二逻辑单元 202的第一输出端；栅极与第三晶体管M3的漏极耦接；源极与第四晶体管M4的源极耦接，并与第四控制单元206耦接；

第六晶体管M6，栅极为第二逻辑单元202的输入端。

第一控制单元203包括第一晶体管M1，第一晶体管M1为NMOS管，源极与地线VREF_2耦接，栅极为时钟信号输入端CLK，适于输入时钟信号，漏极与第三晶体管M3的漏极耦接。

第二控制单元204包括第二晶体管M2，第二晶体管M2为NMOS管，源极与地线VREF_2耦接，栅极为时钟信号输入端CLK，适于输入时钟信号，漏极与第四晶体管M4的漏极耦接。

第三控制单元205包括第七晶体管M7，第七晶体管M7为PMOS管，源极与电源VREF_1耦接，栅极为时钟信号输入端CLKB，适于输入时钟信号，漏极与第五晶体管M5的源极耦接。

第四控制单元206包括第八晶体管M8，第八晶体管M8为PMOS管，源极与电源VREF_1耦接，栅极为时钟信号输入端CLKB，适于输入时钟信号，漏极与第六晶体管M6的源极耦接。

当第七晶体管M7的栅极与第八晶体管M8的栅极均输入低电平信号时，第七晶体管M7与第八晶体管M8导通。当第一晶体管M1的栅极与第二晶体管M2的栅极均输入高电平信号时，第一晶体管M1与第二晶体管M2导通。

当第一逻辑单元201的输入端D输入低电平信号、第二逻辑单元202的输入端Dn输入高电平信号时，锁存器电路存在VREF_1、第七晶体管M7、第五晶体管M5、第一晶体管M1到VREF_2的直流通路，因此，图3中提供的锁存器电路也存在直流功耗。

在本发明实施例中，通过四个控制单元中的至少一个控制单元，控制所在通路的电源VREF_1与地线VREF_2之间的电流通路断开，从而可以减少锁存器在静态工作条件下因存在电源VREF_1与地线VREF_2之间的通路而导致的功耗，由于Wang结构二分频器电路由锁存器电路组成，因此在锁存器功耗降低的同时，Wang结构二分频器电路的功耗大大降低。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图4，给出了本发明实施例中的一种锁存器的结构示意图，包括：第一逻辑单元401、第二逻辑单元402、第一控制单元403、第二控制单元404、第三控制单元405以及第四控制单元406，其中：

第一逻辑单元401与第二逻辑单元402耦接于电源VREF_1与地线VREF_2之间，且第一逻辑单元401与第二逻辑单元402结构对称。第一逻辑单元401与第二逻辑单元402的具体结构可以参照图2中的第一逻辑单元201以及第二逻辑单元202，此处不做赘述。

第一控制单元403、第一逻辑单元401以及第三控制单元405组成第一通路，耦接在电源与地线之间；第二控制单元404、第二逻辑单元402以及第四控制单元406组成第二通路，耦接在电源与地线之间。四个控制单元中的至少一个控制单元，适于控制所在通路的电源与地线之间的通路断开或闭合。

在具体实施中，每一个控制单元均可以包括输出端、时钟信号输入端以及至少一个前馈控制端。

在本发明实施例中，第一控制单元403的输出端与第一逻辑单元的第一输出端耦接；至少一个前馈控制端与第一逻辑单元的输入端或第二逻辑单元的输入端耦接，时钟信号输入端适于输入第一时钟信号。

在本发明实施例中，第二控制单元404的输出端与第二逻辑单元的第一输出端耦接，至少一个前馈控制端与第二逻辑单元的输入端或第一逻辑单元的输入端耦接，时钟信号输入端适于输入第二时钟信号。

在本发明实施例中，第三控制单元405的输出端与第一逻辑单元的第二输出端耦接，至少一个前馈控制端与第一逻辑单元的输入端或第二逻辑单元的输入端耦接，时钟信号输入端适于输入第三时钟信号。

在本发明实施例中，第四控制单元406的输出端与第二逻辑单元的第二输出端耦接，至少一个前馈控制端与第二逻辑单元的输入端或第一逻辑单元的输入端耦接，时钟信号输入端适于输入第四时钟信号。

在本发明实施例中，可以通过第一控制单元403控制第一通路断开，从而使得电源、第一通路至地线的电流通路断开。也可以通过第二控制单元404控制第二通路断开，使得电源、第二通路至地线之间的电流通路断开。还可以通过第三控制单元405控制第一通路断开，或者通过第四控制单元406控制第二通路断开，从而使得电源与地线之间的通路断开。还可以同时通过四个控制单元中的任意两个或更多个，控制所在通路与电源以及地线之间的电流通路断开，此处不再一一赘述。

由此可见，通过四个控制单元中的至少一个控制单元，控制所在通路的电源与地线之间的电流通路断开，从而可以减少锁存器在静态工作条件下因存在电源与地线之间的通路而导致的功耗，由于Wang结构二分频器电路由锁存器电路组成，因此在锁存器功耗降低的同时，Wang结构二分频器电路的功耗大大降低。

在本发明实施例中，四个控制单元中的至少一个控制单元可以包括相互耦接的第一开关控制子单元和第二开关控制子单元，也可以包括相互耦接的第一开关控制子单元、第二开关控制子单元以及第三开关控制子单元。其中：第一开关控制子单元可以包括晶体管MC1，第二开关单元可以包括晶体管MC2，第三开关单元可以包括晶体管MC3。

当控制单元包括第一开关控制子单元与第二开关控制子单元时，该控制单元包括一个前馈控制端、一个输出端以及一个时钟信号输入端。当控制单元包括第一开关控制子单元、第二开关控制子单元以及第三开关控制子单元时，该控制单元包括一个输出端、一个时钟信号输入端以及两个前馈控制端，且两个前馈控制端分别为第一前馈控制端和第二前馈控制端。

下面结合图2，对本发明上述实施例提供的锁存器中的控制单元的结构进行详细说明。

参照图5～图16，给出了本发明实施例中的几种控制单元的结构示意图。控制单元包括第一开关控制子单元与第二开关控制子单元，第一开关控制子单元包括晶体管MC1，第二开关控制子单元包括晶体管MC2。

参照图5，给出了本发明实施例中的一种控制单元的结构示意图，控制单 元中的，晶体管MC1为PMOS管，晶体管MC2为PMOS管，其中：

晶体管MC1的源极与晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极为输出端；晶体管MC2的源极与电源VREF_1耦接，栅极为控制单元的前馈控制端。

在本发明实施例中，时钟信号输入端适于输入与控制单元对应的时钟信号。前馈控制端可以与控制单元所在通路上的逻辑单元的输入端耦接，也可以与另一通路上的逻辑单元的输入端耦接。

例如，控制单元为第一控制单元403，则晶体管MC1的栅极输入第一时钟信号。前馈控制端可以与第一通路上的第一逻辑单元耦接，也可以与第二通路上的第二逻辑单元耦接。

在本发明实施例中，由晶体管的特性可知，在晶体管MC2的栅极输入电平为低电平时，晶体管MC2导通。在晶体管MC2的栅极输入电平为高电平时，晶体管MC2截止。

参照图6，给出了本发明实施例中的另一种控制单元的结构示意图，控制单元中的晶体管MC1为PMOS管，晶体管MC2为NMOS管，其中：

晶体管MC1的源极与晶体管MC2的源极耦接，栅极为时钟信号输入端，漏极为输出端；晶体管MC2的漏极与电源VREF_1耦接，栅极为前馈控制端。

在本发明实施例中，由晶体管的特性可知，在晶体管MC2的栅极输入电平为低电平时，晶体管MC2截止。在晶体管MC2的栅极输入电平为高电平时，晶体管MC2导通。

参照图7，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为PMOS管，晶体管MC2为PMOS管，其中：

晶体管MC1的源极与电源VREF_1耦接，栅极为时钟信号输入端，漏极与晶体管MC2的源极耦接；晶体管MC2的栅极为前馈控制端，漏极为输出端。

在本发明实施例中，由晶体管的特性可知，在晶体管MC2的栅极输入电平为低电平时，晶体管MC2导通。在晶体管MC2的栅极输入电平为高电平 时，晶体管MC2截止。

参照图8，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为PMOS管，晶体管MC2为NMOS管，其中：

晶体管MC1的源极与电源VREF_1耦接，栅极为时钟信号输入端，漏极与晶体管MC2的漏极耦接；晶体管MC2的栅极为前馈控制端，源极为输出端。

在本发明实施例中，由晶体管的特性可知，在晶体管MC2的栅极输入电平为低电平时，晶体管MC2截止。在晶体管MC2的栅极输入电平为高电平时，晶体管MC2导通。

参照图9，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为PMOS管，晶体管MC2为PMOS管，其中：

晶体管MC1的源极与电源VREF_1耦接，栅极与晶体管MC2的漏极耦接，漏极为输出端；晶体管MC2的源极为时钟信号输入端，栅极为前馈控制端。

参照图10，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为PMOS管，晶体管MC2为NMOS管，其中：

晶体管MC1的源极与电源VREF_1耦接，栅极与晶体管MC2的源极耦接，漏极为输出端；晶体管MC2的漏极为时钟信号输入端，栅极为前馈控制端。

参照图11，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为NMOS管，晶体管MC2为NMOS管，其中：

晶体管MC1的源极与晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极为输出端；晶体管MC2的源极与地线VREF_2耦接，栅极为前馈控制端。

参照图12，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为NMOS管，晶体管MC2为PMOS管，其中：

晶体管MC1的源极与晶体管MC2的源极耦接，栅极为时钟信号输入端，漏极为输出端；晶体管MC2的漏极与地线VREF_2耦接，栅极为前馈控制端。

参照图13，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为NMOS管，晶体管MC2为NMOS管，其中：

晶体管MC1的源极与地线VREF_2耦接，栅极为时钟信号输入端，漏极与晶体管MC2的源极耦接；晶体管MC2的栅极为前馈控制端，漏极为输出端。

参照图14，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为NMOS管，晶体管MC2为PMOS管，其中：

晶体管MC1的源极与地线VREF_2耦接，栅极为时钟信号输入端，漏极与晶体管MC2的漏极耦接；晶体管MC2的栅极为前馈控制端，漏极为输出端。

参照图15，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为NMOS管，晶体管MC2为PMOS管，其中：

晶体管MC1的源极与地线VREF_2耦接，栅极与晶体管MC2的漏极耦接，漏极为输出端；晶体管MC2的源极为时钟信号输入端，栅极为前馈控制端。

参照图16，给出了本发明实施例中的又一种控制单元的结构示意图，控制单元中的晶体管MC1为NMOS管，晶体管MC2为NMOS管，其中：

晶体管MC1的源极与地线VREF_2耦接，栅极与晶体管MC2的源极耦接，漏极为输出端；晶体管MC2的漏极为时钟信号输入端，栅极为前馈控制端。

参照图17～图20，给出了本发明实施例中的几种控制单元的结构示意图。控制单元包括相互耦接的第一开关控制子单元、第二开关控制子单元以及第三开关控制子单元。其中：第一开关控制子单元包括晶体管MC1，第二开关控制子单元包括晶体管MC2，第三开关控制子单元包括晶体管MC3。

参照图17，给出了本发明实施例中的一种控制单元的结构示意图，控制单元中的晶体管MC1、所述晶体管MC2以及所述晶体管MC3均为PMOS管，其中：

晶体管MC1的源极与所述晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极与晶体管MC3的源极耦接；

晶体管MC2的源极与电源VREF_1耦接，栅极为第一前馈控制端；

晶体管MC3的栅极为第二前馈控制端，漏极为输出端。

当晶体管MC2的栅极输入高电平信号时，晶体管MC2截止。当晶体管MC3的栅极输入高电平信号时，晶体管MC3截止。

参照图18，给出了本发明实施例中的另一种控制单元的结构示意图，晶体管MC1为PMOS管，晶体管MC2为PMOS管，晶体管MC3为NMOS管，其中：

晶体管MC1的源极与晶体管MC2的漏极耦接，栅极为时钟信号输入端，漏极与晶体管MC3的漏极耦接；

晶体管MC2的源极与电源VREF_1耦接，栅极为第一前馈控制端；

晶体管MC3的栅极为第二前馈控制端，源极为输出端。

参照图19，给出了本发明实施例中的另一种控制单元的结构示意图，晶体管MC1、所述晶体管MC2以及所述晶体管MC3均为PMOS管，其中：

晶体管MC1的源极与电源VREF_1耦接，栅极与晶体管MC2的漏极耦接，漏极与晶体管MC2的源极耦接；

晶体管MC2的源极为时钟信号输入端，栅极为第一前馈控制端；

晶体管MC3的栅极为第二前馈控制端，漏极为输出端。

参照图20，给出了本发明实施例中的另一种控制单元的结构示意图，所述晶体管MC1为PMOS管，所述晶体管MC2为NMOS管，所述晶体管MC3为NMOS管，其中：

晶体管MC1的源极与晶体管MC2的源极耦接，栅极与晶体管MC2的源极耦接，漏极为输出端；

晶体管MC2的栅极为第一前馈控制端，漏极为时钟信号输入端；

晶体管MC3的栅极为第二前馈控制端，漏极与电源VREF_1耦接。

可以理解的是，在本发明实施例中，第一控制开关子单元、第二开关子单元以及第三控制开关子单元还可以为其他能够实现开关功能的器件，并不仅限于上述实施例中提供的PMOS管或NMOS管。

在本发明实施例中，可以理解的是，四个控制单元中的至少一个控制单元的电路结构图可以为图5～图20中任一所示。

例如，图2中第一控制单元203的电路结构图为图16所示，第二控制单元204的电路结构图为图18所示，第三控制单元205的电路结构图为图15所示，第四控制控制单元206的电路结构图为图14所示。可以根据实际的应用场景和需求，从中选择对应的控制单元的电路结构图。

在本发明一实施例中，将图2中的第一控制单元203用图7中提供的电路结构替代，得到图21，其中：晶体管MC1为第一晶体管M1，晶体管MC2为第九晶体管M9。

下面对图21中提供的锁存器的工作原理进行说明。

第一晶体管M1和第二晶体管M2均为PMOS管，在第一晶体管M1的栅极以及第二晶体管M2的栅极均输入低电平时钟信号时，第一晶体管M1以及第二晶体管M2导通。第七晶体管M7和第八晶体管M8均为NMOS管，在第七晶体管M7的栅极以及第八晶体管M8的杀机输入高电平时钟信号时，第七晶体管M7以及第八晶体管M8导通。

当第一逻辑单元201的输入端D输入高电平信号，第二逻辑单元202的输入端Dn输入低电平信号时，第九晶体管M9的栅极为高电平，此时第九晶体管截止。因此，第一晶体管M1以及第九晶体管M9组成的第一控制单元203断路，从而使得电源VREF_1、第一晶体管M1、第九晶体管M9、第三晶体管M3、第五晶体管M5、第七晶体管M7至地线VREF_2的电流通路断开，从而可以减少锁存器的直流功耗，因此减少了Wang结构分频器的功耗。

在本发明一实施例中，将图2中的第一控制单元203以及第二控制单元204均用图7中提供的电路结构替代，得到图22，其中：第一控制单元203中，晶体管MC1为第一晶体管M1，晶体管MC2为第九晶体管M9；第二控制单元204中，晶体管MC1为第二晶体管M2，晶体管MC2为第十晶体管 M10。

与图21类似的原理，当第一逻辑单元201的输入端D输入高电平信号，第二逻辑单元202的输入端Dn输入低电平信号时，第九晶体管M9的栅极为高电平，此时第九晶体管M9截止。因此，第一晶体管M1以及第九晶体管M9组成的第一控制单元203断路，从而使得电源VREF_1、第一晶体管M1、第九晶体管M9、第三晶体管M3、第五晶体管M5、第七晶体管M7至地线VREF_2的电流通路断开；

当第一逻辑单元201的输入端D输入低电平信号，第二逻辑单元202的输入端Dn输入高电平信号时，第十晶体管M10的栅极为高电平，第十晶体管M10截止。因此，第二晶体管M2以及第十晶体管M10组成的第二控制单元204断路，从而使得电源VREF_1、第二晶体管M2、第十晶体管M10、第四晶体管M4、第六晶体管M6、第八晶体管M8至地线VREF_2的电流通路断开。因此，采用上述锁存器可以减少直流功耗，因此减少了Wang结构分频器的功耗。

在本发明一实施例中，将图2中的第一控制单元203用图17中提供的电路结构替代，得到图23，其中：晶体管MC1为第一晶体管M1，晶体管MC2为第九晶体管M9，晶体管MC3为第十一晶体管M11。

在第一逻辑单元201的输入端D输入高电平时，第九晶体管M9与第十一晶体管M11截止，从而使得电源VREF_1、第一控制单元203、第一逻辑单元201、第三控制单元205至底线VREF_2的电流通路断开，从而可以减少锁存器的直流功耗，因此减少了Wang结构分频器的功耗。

在本发明一实施例中，将图3中的第一控制单元203以及第二控制单元204均用图11中提供的电路结构替代，得到图24，其中：第一控制单元203中，晶体管MC1为第一晶体管M1，晶体管MC2为第九晶体管M9；第二控制单元204中，晶体管MC1为第二晶体管M2，晶体管MC2为第十晶体管M10。

当第一逻辑单元201的输入端D输入低电平信号，第二逻辑单元202的输入端Dn输入高电平信号时，第九晶体管M9的栅极为低电平，此时第九晶 体管M9截止。因此，第一晶体管M1以及第九晶体管M9组成的第一控制单元203断路，从而使得电源VREF_1、第一晶体管M1、第九晶体管M9、第三晶体管M3、第五晶体管M5、第七晶体管M7至地线VREF_2的电流通路断开；

当第一逻辑单元201的输入端D输入高电平信号，第二逻辑单元202的输入端Dn输入低电平信号时，第十晶体管M10的栅极为低电平，第十晶体管M10截止。因此，第二晶体管M2以及第十晶体管M10组成的第二控制单元204断路，从而使得电源VREF_1、第二晶体管M2、第十晶体管M10、第四晶体管M4、第六晶体管M6、第八晶体管M8至地线VREF_2的电流通路断开。因此，采用上述锁存器可以减少直流功耗，因此减少了Wang结构分频器的功耗。

在本发明实施例中，可以理解的是，图2中的第一控制单元203、第二控制单元204均可以用图5～图10、图17～图20中的任一种结构替代，第三控制单元205以及第四控制单元206均可以用图11～图16中的任一种结构替代；图3中的第一控制单元203、第二控制单元204均可以用图11～图16中的任一种结构替代，第三控制单元205以及第四控制单元206均可以用图5～图10、图17～图20中的任一种结构替代。得到的锁存器电路的工作原理可以参照本发明上述实施例中提供的工作原理，此处不做赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。