使用噪声成型进行信号的数据转换的系统和方法与流程

相关申请

本专利申请要求享有于2015年1月15日提交的、申请号为14/597,514、名称为“使用噪声成型进行信号的数据转换的系统和方法”的美国专利申请的优先权，其全部内容通过引用结合在本申请中。

本公开涉及数据转换技术(例如利用噪声成型，如∑-δ调制(也称δ-∑调制)的数模转换器(digital-to-analogconverters，dac)和模数转换器(analog-to-digitalconverters，adc))。

背景技术：

∑δ调制一词也称δ∑调制，常用于指利用反馈环对信号进行噪声成型的系统。∑δ调制器(至少在adc的示例中)通常涉及过采样、量化、噪声成型和降采样。∑δ调制常用作adc和dac的一部分，也用于其他应用，包括音频和视频处理、医疗设备、光学和无线通信系统、传感器等。

但是，随着待处理信号带宽的增加，对这些装置的处理要求也提高了。需要一种架构，降低对这些装置的要求，或者可替换地，允许处理增加的信号带宽而不增加对这类装置的硬件要求。

技术实现要素：

本发明的各方面提供一种用于信号的高解析度数据转换的系统和方法，其在降低信号处理中的解析度的同时，保持信噪比。

本发明的一个方面涉及通过噪声成型环，将待处理信号分割为更小的分段，并对这些更小的分段中的至少一个子集应用噪声成型。然后，处理后的信号被重新组合。由于噪声成型是在更小的分段上进行的，每个噪声成型环的运行速度，以及相应地对于系统总体，比如果由单个较高比特的ns环生成输出信号更快。由于噪声成型现在是在更小的分段上进行的，故而系统可容许增加的运行速度，并且相应地，可适应增加的输入信号带宽。

本发明的第一个方面提供了一种用于变换输入信号的设备，包括：分段计算块，其将所述输入信号分割为多个分段信号。所述设备还包括：分段噪声成型(noiseshaping，以下简称ns)块，包括至少一个ns环，其对所述多个分段信号中的至少一个子集应用至少一个ns滤波函数，以产生对应的噪声成型后的分段信号。对一些实施例而言，所述进行ns的分段的子集可以少于全体分段，因为若让一个(或者可能是多个)分段绕过所述ns功能，可能是有益的。这种设备还包括：分段重构块，其将所述对应的噪声成型后的信号，以及所述多个分段信号中任何余下的分段，组合为输出信号。

本发明的另一个方面提供了一种这样的设备：其是可配置的，并且还包括配置块，用于根据可配置方面配置所述设备。例如，这种设备的可配置性在于：分段数、分段计算方法、分段ns以及分段缩放因子的每一个均可被配置，并且对一些实施例而言，可编程。

本发明的另一个方面提供了一种用于处理输入信号的方法，包括：将所述输入信号分割为多个分段信号；对所述多个分段信号中的至少一个子集应用至少一个ns滤波函数，以产生所述噪声成型后的分段信号的子集；以及将所述噪声成型后的信号的子集，以及所述多个分段信号中没有接受ns的任何剩余，组合为输出信号。

通过下文的详细描述，结合以仅为示例的方式而描述的附图，本发明的上述及其他目的、特征、方面及优势将变得更为明显。

附图说明

图1示出了可以在各实施例中使用的通用型噪声成型反馈环的方框图；

图2示意性地示出了一个实施例的方框图；

图3示意性地示出了另一个实施例的方框图，其向图1添加了输入分段缩放块；

图4示意性地示出了一个具有并行结构的实施例的方框图；

图5示意性地示出了一个具有串行结构的实施例的方框图；

图6根据一个实施例，示出了一个将无符号的输入信号分割为分段的方法；

图7根据一个实施例，示出了一个将带正号的输入信号分割为分段的方法；

图8根据一个实施例，示出了一个将带负号的输入信号分割为分段的方法；

图9a、9b、9c和9d根据4个不同实施例，示意性地示出了4个不同结构的方框图；

图10示意性地示出了另一个具有串行结构的实施例的方框图；

图11根据一个实施例，示意性地示出了一个使用输出分段缩放块的示例性信号重构块的方框图；并且

图12根据一个实施例，示意性地示出了一个示例性可配置设备的框图。

具体实施方式

一种用于对输入信号进行∑δ调制(sigmadeltamodulation，sdm)，也称δ∑调制，的系统涉及：为整个信号使用单个∑δ调制器，包括单个ns滤波器。sdm可被用于信号的高解析度数据转换，其在降低信号处理中的解析度的同时，保持信噪比。应该理解的是，sdm(至少在adc的示例中)通常涉及过采样、量化、噪声成型和降采样。

但是，“∑δ调制”一词多用于指利用反馈环对信号进行噪声成型的系统，即使该设备纯粹工作于数字域，即不发生“调制”之处。进一步的，本领域一些技术人员会区分sdm与噪声成型器。例如，可参见e.janssen、a.vanroermund的look-aheadbasedsigma-deltamodulation，analogcircuitsandsignalprocessing，doi10.1007/978-94-007-1387-1_2，springerscience+businessmediab.v.2011，以及尤其是题为basicsofsigma-deltamodulation的第2章。为免混淆，在本说明书中，我们将用噪声成型(ns)环来讨论示例性实施例，不过应当理解的是，这里所讨论的原理可以推广到涵盖许多人所称的“∑δ调制”。

图1示出了一种通用型ns环100的方框图。在本例中，噪声成型环100将x比特信号(sin)转换为y比特信号(sout)，其中x＞y。该x比特输入信号通过组合器110与成型滤波器140的输出组合，并被量化器120量化。组合器130有效地从该输入信号中减去量化后的信号，以使该成型滤波器140成型由该量化器引入的量化噪声，从目标频带中去除该量化器所引入的。无论如何，可以看出的是，该成型滤波器140和该组合器110对x比特的信号生效。

图2中根据本发明的一个实施例，示出了一个用于变换输入信号的系统。图2示出的设备包括分段计算块、分段ns块和信号重构块。很简略地，本发明的一个方面涉及通过ns环，将待处理信号分割为更小的分段，并对这些更小的分段中的至少一个子集应用ns。然后，被处理后的信号被重新组合，产生输出信号。由于现在ns是在更小的分段上进行的，故而这种系统可容许增加的运行速度。实施例可被配置为：产生的输出信号等价于如果使用单个较高比特的ns环时的输出信号(意即该输出可被用于同一个应用)，但相比使用单个较高比特的ns环时，一般会具有更高的运行速度。应该理解的是，对于许多应用而言，更高的运行速度一般带来对更高带宽输入信号的支持。

例如，实施例可被配置为使得进行ns的比特数的减少可以增加运行速度，因为ns滤波器中更简单的芯片组逻辑可以用于更小的带宽，例如通过缩小加法器和乘法器的尺寸。在一些实施例中，加法和乘法可以用二进制移位和加法来实现，进一步加快速度。实施例可被配置为使得这种更快的ns处理不只是补偿因为将信号分离为分段后再重新组合所要求的附加的处理，从而提供净增益。相应地，这种手段可带来更快或更经济(或兼备)的系统，或者能够处理更高带宽信号和/或解析度更高的系统。

这种架构可容许实施例中为信号的不同部分应用不同的噪声加权算法和量化。进一步的，每个分段所贡献的量化噪声可以不同，从而可容许实施例中的系统可被配置为：使得每个分段的量化器所引入的总量化噪声小于使用单个量化器的单个ns环时所引入的量化噪声。

图2中所示出的示例性实施例包括分段计算块100，其将所述输入信号分割为多个分段信号。所述多个分段信号被传递到分段ns块200，其向所述多个分段信号(的至少一个子集)应用ns。通常，每个分段信号将经过ns块中的一个ns滤波器。但是，分段ns块并不需要为每个分段都应用ns变换。换言之，在一些实施例中，所述分段中的一个或多个并不会被ns环处理，以下称绕过ns。这就容许应用/信号中的一个或多个分段要求较高的解析度，或被视为比其他分段更重要(例如因为包括了最高有效位(mostsignificantbits，msb))，且这些分段可绕过ns。应该理解的是，这等价于让这种绕过信号绕过整个ns块。相应地，ns块包括至少一个ns滤波器，其对所述多个分段信号中的至少一个子集应用至少一个ns滤波函数，以产生对应的噪声成型后的分段信号。作为一示例，让我们假定信号被分离为4个分段。第一分段包括msb，故而绕过ns(要么绕过整个块，如果已经传递到该块，则绕过该块内的ns滤波器)。分段的子集(本例中为3个)在所述ns块内进行ns，以产生3个对应的噪声成型后的分段信号。

然后，分段重构块将所述噪声成型后的信号的子集，以及所述多个分段信号中任何剩余(绕过的分段)，组合为输出信号。

图3示意性地示出了另一个实施例的方框图，其向图2添加了输入分段缩放块。根据输入信号的性质、所涉应用以及各分段的计算方式，可能需要为一个或多个分段应用缩放函数，可在ns之前或之后进行。图3示出了一个示例性实施例，包括输入分段缩放块，其向所述多个分段信号中的一个或多个应用缩放因子。但应该理解的是，缩放函数可以在ns块之前、之后或前后应用。的确，虽然被示为分立的块，但应该理解的是，缩放、ns和重构功能可以组合，并对合适的分段路径做不同的应用。

本发明的各方面容许可配置设备能够被配置为具有不同的功能结构。例如各分段的处理可以是并行的或串行式的。图4示意性地示出了一个配置有并行结构的实施例的方框图。

在图4示出的实施例中，sin信号被分段计算块420分离为n个分段s1...、sn-1和sn。设备400具有并行结构，以使所述多个分段信号被并行处理。该设备包括针对每个所述多个分段信号的分段ns环，并且其中每个所述分段ns环包括ns滤波器。所述多个ns滤波器中的每一个可配置有不同的噪声加权函数(noise-weightingfunction，以下称nwf)，从而可为每个分段信号应用不同的nwf。相应地，第一分段通过噪声成型器451处理，sn-1分段通过噪声成型器455处理，且sn分段通过噪声成型器458处理。应当说明的是，在一些实施例中，噪声成型器451可以略去，例如若s1包括msb。

根据信号的性质和所涉应用，设备400可包括缩放块421、425、431和435，以向分段信号应用缩放函数。这将取决于信号的类型和所应用的分段方式。以下将讨论缩放的示例，但总体而言，如果分段计算方法涉及基于幅度分离信号，则是需要缩放的，而如果分段计算方法涉及将信号分离为位宽分段，则是不需要缩放的。

图5示意性地示出了一个具有串行结构的实施例的方框图。在这个实施例中，模糊了ns与重构块之间的区别，因为这些功能在串行结构中实现。换言之，图5所示出的实施例被配置为具有串行结构，以使所述分段ns块以及所述分段重构块被组合为一系列串行信号路径，其包括一系列串行分段ns环、组合器以及延迟元件。

在图5示出的实施例中，sin信号被分段计算块520分离为3个分段：s1、s2和s3。设备500具有串行结构，以使所述第三个分段被ns滤波器环558处理，然后通过组合器540与延迟后的分段2相组合，其组合在被与延迟后的分段1组合之前由噪声成型器555处理。包括了延迟元件530，其可以是简单的延迟线，以保持噪声成型后的分段3与分段2同步。类似地，包括了延迟元件510，以补偿由处理分段3和2而引入的任何处理延迟。如图所示，s1不进行ns，但应当意识到的是，如有必要，可以在组合器560之后添加ns环。相应地，该设备可包括针对每个所述多个分段信号的分段ns环。无论如何，每个所述分段ns环包括ns滤波器。每个所述多个ns滤波器可被配置为不同的nwf，从而可为每个分段信号应用不同的nwf。

依照信号的性质和所涉及的应用，设备500可包括缩放块521、525、531和535，以向分段信号应用缩放函数。这将取决于信号的类型和所应用的分段方式。应该理解的是，虽然本例仅示出了3个分段，但可以容纳附加的分段。

现在我们将讨论分段计算。在一个实施例中，分段计算块包括幅度分离器，其基于信号值(即幅度)，将输入信号分离为所述多个分段信号。例如，输入信号的动态范围被分割为若干个分段。在这种情况下，对于n个分段：

sin＝sout1+sout2+...+soutn(方程1)

另一个实施例基于位宽，将信号分割为分段。相应地，该分段计算块包括位宽分离器，其将所述输入信号分离成多个低比特分段，所述各分段的位宽的和等于所述输入信号的位宽。在实现中，根据输入信号代表分数还是整数，分段方式略有不同：

sin＝sout1+2^-shiftlsout2+2^-shiftn_1soutn(sin是分数值)(方程2)

sin＝2^shiftn_1sout1+2^shiftn_2sout2+...+soutn(sin是整数)(方程3)

这两种方法都可适用于前述的串行和并行结构。分段计算方法根据输入信号和/或应用的性质而选择。例如，如果输入信号或应用的性质要求符号数据格式，则优选基于幅度的分段计算。对于分段计算基于信号幅度的实施例，可以使用分段缩放来减少需要进行噪声成型的比特数。例如，图4并行结构和图5串行结构中虚线所示的“缩放”方框被优选用于基于幅度的分段计算。对于无符号的信号，可使用基于信号值或位宽的分段方式，不需要附加的缩放。

图6根据一个实施例，示出了一个将无符号的输入信号分割为分段的方法。在本例中，由于输入信号是无符号的，故而分段计算块可以基于位宽，将信号分割成分段。针对无符号信号600的12比特部分，示出了一个特定示例。在本例中，输入信号中的12个比特是011011111011，且系统被配置为将该信号分割为3个分段。注意到，如图所示，分段宽度无需相等。分段计算块基于位宽分割这12个比特的输入，使得顶部分段610包括顶部的4个比特(即前4个比特：0110)，中间分段620包括中间的3个比特(111)，且底部分段630包括底部的5个比特(11011)。

按照位宽分段可被视作拼接反转的格式，因为这三个分段可以被拼接在一起，形成原始输入信号。应该说明的是，将信号分割为分段有许多种方式。例如，图6中的12比特输入信号可以被分离为三个4比特的分段，或四个3比特的分段。分段的计算可以考虑应用的需要，以及输入信号的性质。例如，如果输入信号中有很多前导零或后补零，则分段方法可以是将信号分割成带msb的分段和有效位较少的分段。例如带后补零的15比特信号可以被分割成两个分段，顶部分段为5比特的非零分段，同时底部分段为10比特的零分段。如果既有前导零、又有后补零，则一个可能的分段计算就是产生带顶部5比特零的顶部分段、带中间5比特非零的中间分段、以及带底部5比特零的底部分段。类似地，带许多前导零的15比特信号可被分割为两个分段，顶部分段包括顶部的10比特零，且底部分段包括底部的5比特非零。

图7根据一个实施例，示出了一个将带正号的输入信号分割为分段的方法。在本例中，正信号是二的补码格式的分数信号，但应该理解的是，类似方式也可用于整数信号。对于本例，选择了输入信号值0.87255859375，用带符号的12比特值011011111011表示，其与图6的输入信号的值相同，以比较和对比这两种手段。在本例中，输入信号700被分离为3个分段。输入信号的绝对值被分割为三个部分：顶部分段代表0.0625≤|sin|≤1的部分；中间分段代表0.00390625≤|sin|≤0.0625的部分；并且底部分段代表0≤|sin|≤0.00390625的部分。图中示出了所得的各分段值，及其在顶部块705、中间块706和底部块707中的二进制表示。应该理解的是，数值0.8125+0.0546875+0.00537109375的和等于输入信号值0.87255859375。不对顶部分段应用任何缩放因子，产生5比特(包括符号位)的分段710。对中间值706应用缩放因子2⁴以移除前4个前导零比特(以及后补零比特)，产生4比特(包括符号位)的中间分段720。对底部值707应用缩放因子2⁷以移除前7个前导零比特，产生5比特(包括符号位)的底部分段730。应当理解的是，每一分段的比特数和用于确定中间块705、706和707的值，正如分段的个数，是可以根据输入信号和应用而配置的。应该理解的是，这只是一个示例。针对不同应用，根据要用的分段数、或者每个分段要维持的比特数，可以更改用于分离信号的阈值。

图8根据一个实施例，示出了一个将带负号的输入信号分割为分段的方法。本例利用了图7输入信号的负值，即-0.87255859375(依然是二的补码格式)。应该理解的是，这得到的带符号的12比特输入信号800不同于图7中所示。但可以看出，在这个实施例中，是基于输入信号的绝对值，首先将分段作为正值计算。相应地，过程也如同图7，然后才开始附加的转换步骤，将顶部分段710、中间分段720和底部分段730转换为负值，得到顶部分段810、中间分段820和底部分段830。

图9a到9d根据4个不同实施例，示意性地示出了4个不同结构的方框图。

在图9a-9c的每一个中，设备都将x比特输入信号缩减为y比特输出信号。然后，该y比特信号一般由所述y比特应用装置进行操作。在现有技术的系统中，会包括一个ns环对所有x比特进行操作，产生所述y比特信号。如前所述，各实施例通过将该x比特信号分离成n个分段，并使用各自对较小比特数进行操作的ns环，然后将噪声成型后的分段加以组合，产生y比特输出信号来提高运行速度。通过使用较小的ns环而实现的节省累积超过将信号分离为分段后再重新组合(以及缩放，如果需要)的附加的处理要求。对于一些应用，一个可能达成的附加优点在于：通过减少y比特应用装置所需要的处理要求，进一步减少硬件处理。对于一些结构而言，要做到这点，可通过利用低比特应用装置，对各个单独的分段进行操作，但其经过缩放和组合之后，产生的输出可以与通过y比特应用装置的相若。对于一些应用而言，这可具有优势，因为这种结构所需要的硬件处理，在总体上可少于利用y比特应用装置时的所需。

在本例中，具有串行ns结构905的系统，例如图5中的系统，根据图9a中所示实施例，会直接馈入y比特装置910。但是，图9b和9c示出了并行结构的两种可能的示例。例如，在图9c中，并行分段噪声成型块965会将n个噪声成型后的分段发送到缩放块968(如有需要)。在那里，先将按幅度分离的分段进行缩放，然后在块978中组合，产生y比特输出信号，以驱动y比特装置980。如图9b所示，一种可替换结构可用于一些应用。在这种情况下，不再将各ns分段组合并馈入y比特应用装置，而是先由低比特应用装置(如dac、连接器或其他)处理各个分段。例如，分段1将由低比特装置1处理，分段2将由低比特装置2处理等等，结束于低比特装置n处理分段n，如块920、930和940中所示。每个这些低比特装置对较小的比特数进行操作，且利用的资源少于对整个y比特进行操作的应用装置所需要的。然后，处理后的分段被缩放器950缩放(如有需要)并组合960；至此，输出信号即等价于y比特装置980的输出。

此外，当要求缩放时，因为缩放块要添加附加的比特，故而相比要对组合后的信号进行操作的y比特装置，低比特装置在组合之前对较少比特进行操作可节省资源。这在图9d中示意性示出。为便于示意，图9d仅显示了两个分段。相应地，在本例中，分段计算块990将x比特信号(本例中假定为9比特)分离成两个分段(顶部的4比特分段和底部的5比特分段)。具有并行结构的分段ns块992分别以2比特和1比特产生噪声成型后的分段。如果低比特装置可以在组合之前使用，则可以在3比特上(即2比特和1比特的分段)进行操作。但是，在组合器块998之后运行的y比特装置将在5比特上进行操作。附加的2比特来自缩放块995在信号重构之前所应用的缩放因子。相应地，允许低比特装置在组合器之前对噪声成型后的分段进行操作的结构，与在信号重构之后再利用y比特应用装置的系统而言相比，可节省硬件资源。进一步的，若使用这种低比特装置，就可放宽ns环对解析度的要求，这是因为，ns环将不再需要产生缩短2比特的输出来补偿缩放中要添加的附加(相比不用这种低比特装置的类似系统而言)的2比特。

总之，一些实施例使用n个低比特应用装置(每个分别对a1、a2、...、an比特进行操作)位于ns块和分段重构块之间，以使所述重构输出信号被使用等同于它为y比特应用装置所产生的y比特信号，但是对于其a1+a2+....+an＜y。

图10示意性地示出了另一个具有串行结构的实施例的方框图。图10针对用15比特输入信号产生8比特输出信号，示出了一个具体示例。设备1000包括：用于将信号分离成三个分段的分段计算块1010、底部分段ns环1100、中间分段环1200以及不利用ns环的顶部分段路径。在本例中，分段计算块1010分割为等位宽的三个分段，即各为5比特。顶部分段1005不接受ns；中间分段1007虽然是5比特宽，但要接受的是3比特ns(即ns1200的输出将是3比特宽)；而底部分段1009虽然是5比特宽，但要接受的是2比特ns(即ns1100的输出将是2比特宽)。

底部ns环1100包括量化器1120，其将5比特分段缩短为2比特输出。不过，噪声成型滤波器1140仍在5比特上进行操作，但这相比15比特的输入信号，已是极大地缩短了。

同时，中间分段通过延迟元件1020之后，与来自ns环1000的输出通过组合器1030进行组合，产生(5+2＝)7比特的输入进入ns环1200。ns环1200包括量化器1220，其将7比特信号缩短，产生3比特输出信号，再由ns滤波器1240噪声成型。然后，该3比特输出与被延迟元件1040延迟后的5比特顶部分段组合，产生8比特输出信号。

简短地回顾一下图1，要让传统的系统将15比特输入信号转换为8比特输出信号，则噪声成型滤波器140、组合器110、130以及量化器120都需要在15比特信号上进行操作。有益地，在本例中，装置1000的硬件要求相对降低了，正如应该理解的，虽然现在有两个ns环，但装置1000运行所需要的硬件资源包括两个ns环1100和ns环1200，也依然少于在整个15比特上进行操作的单个环运行的所需。

图11根据一个实施例，示意性地示出了一个利用输出分段缩放块的示例性信号重构块的方框图。此图显示了比图3的信号重构块380的更多细节，其中示出了：如果利用了输入分段缩放(即在分段之后)，相对应的位移输出缩放因子1160通常作为信号重构的部分使用。如上所描述的，进一步的示例性细节在图4和5中示出。

应当注意的是，虽然我们在讨论以上附图时，是作为单独的实施例进行的，但每个设备未必是单独制造。可以建造单个可配置设备，其可按这些和其他方式配置。的确，各实施例可被结合到单个fpga、asic、cmos、dsp或其他芯片中。要实现其他实施例，可以采用通用处理器，以及合适的机器可读介质，介质中存储有机器可读代码，用于执行例程，以使所述处理器执行本文所描述的功能。一些实施例将被初始地配置有适当的分段方式、ns和缩放方式，以用于特定的信号类型和/或应用。不过，可以预期的是这种设备(不论是在一个还是多个芯片中实现)能够重新配置，以能够针对各种应用，处理各种信号类型。

相应地，图12根据一个实施例，示意性地示出了一个示例性可配置设备的框图。这种系统高度可配置，体现在分段数、分段计算方法、分段ns和分段缩放因子都可以是可编程的。

相应地，图12示出了一个实施例，其包括配置块1205，用于配置该设备。对于一些实施例，该设备是可编程的，体现在其包括用于接收输入的接口，从而使得该设备能够根据其预期的信号和其将使用的应用，接受配置及可选的重配置，从而减少制造和存货成本。

配置块1205包括用于配置分段计算块的分段计算配置块1210，以及用于配置设备结构的分段配置块1230，包括分段ns块和信号重构块是如何构造的、是否需要缩放，还有配置ns块本身，以及噪声成型所用的参数。

分段计算配置块1210配置该设备，使其根据输入信号和/或应用的性质，使用适当的分段计算方法。例如，如果输入信号或应用的性质要求符号数据格式，则优选基于幅度的分段计算。对于无符号的信号，可使用基于信号值或位宽的分段方式，不做任何额外的转换。

正如将要理解的，分段计算配置块1210和分段配置块1230出于示意目的，被示为单独的块。他们可以可以是组合的，且如果不组合，一般也会包括通信路径，这是因为分段计算的选择可以影响装置其余部分的配置方式。

例如，以下由配置块1230启用的每项配置内容，都可以是根据分段计算配置块1210所选的分段计算方法：

-配置块1230配置组合器成为位拼接器，用于按位宽分段的信号格式，或者成为加法器，用于按幅度分段的信号格式。

-配置块1230配置该设备，使其具有所述分段中的一个，其包含的有效位多于其他分段，或是对于其需要避免添加任何失真，以要绕过ns滤波器的分段。

-配置块1230配置该设备，使其对所述多个分段信号中的一个或多个应用缩放因子。

分段配置块1230可配置各分段ns环，例如基于输入信号的特征、信号带宽和采样率。正如已经说明的，各实施例可用不同的噪声加权函数来配置各个ns滤波器。各个ns滤波器的滤波系数和阶数的选择所依照的标准有：输入信号带宽、性能要求和采样频率。一般而言，分段越宽，所用系数和阶数越多。正如应该理解的，相比宽带信号而言，mp3播放器或窄带无线信号可能需要更少的系数和阶数。

例如，对于需要保留原始转换特征的分段，配置块可配置ns环去使用具有高带阻抑制(stopbandrejection)的高位宽噪声成型滤波器。对于可以容忍较高的带内噪声的分段，则可配置较低带阻抑制的滤波器。对于其中信号占据频带较宽的分段，ns滤波器可配置较宽的抑制带宽(rejectionbandwidth)。

另举一例，对于底部分段具有较宽带宽的信号，所述设备可配置如下，以维持原始信号的特征：对底部分段，可使用较宽抑制带宽的ns滤波器，而对顶部和中间分段，则可使用窄抑制带宽的ns滤波器。

配置块1230也可根据性能要求、信号带宽和所选ns滤波器，配置各个ns块的的解析度位宽。一般而言，较高的性能和较大的带宽通常要求较大的位宽。

配置块可将该设备配置为具有并行或串行结构。每种结构各有利弊，可以在判断如何配置该设备时加以考虑。具体的，该设备可以基于以下标准配置：

并行结构偏向于具有的优点是：仅要求单个重构块，且结构更简单，故而偏向于更低的硬件成本，并且偏向于具有更低的延迟。而且提供了灵活性，可容许多分支输出，可允许在组合块之前利用多个低比特应用装置，如前文参照图9c所述。但是，下列因素也应考虑，这些可能使设计者偏向于对特定应用使用串行结构。首先，设备需要被配置为使得各分段在组合之前维持适当的位对齐(bitalignment)。串行结构包括延迟元件，以确保这种位对齐。如有必要，在并行结构中也可添加这种元件，不过会增加结构的复杂度和成本。其次，如果不能在组合之前使用多个低比特装置，则用并行结构进行缩放可增加位宽(参见图9d中示例的有关讨论)。为补偿这点，可将ns环内的噪声过滤和量化配置为具有较小的解析度，以补偿这种位宽上的增加，以求维持相同的输出信号位宽。

串行结构偏向于具有的优点是：可被配置为避免缩放所添加的位宽增加，所以相比需要处理带符号信号的并行结构会具有优势，还包括应用中无法在并行结构中利用多个低比特装置的情况，如参照图9c示例所描述的情况。应该理解的是，如前所述，这种位宽上的增加，可以通过对ns环的解析度进行适当的配置来补偿。但是，如果应用对解析度上的这种变化较为敏感，则优选串行结构。然而，如果延迟才是问题，则优选并行结构，因为串行结构会增加延迟。进一步的，串行结构可具有较高的硬件成本，例如因为使用了多个组合器和延迟元件。而且，串行结构无法轻松容纳多个低比特应用装置。

配置块1205也可根据需要，按与上述一致的方式配置信号重构块。

应该理解的是，虽然本文所讨论的示例全都显示了反馈环，但其原理可以扩展到对应的前馈式实现方式。

本文所描述的方法和装置总体上适用于dac和adc，以及其他将输入信号从一种形式转换为另一种的数字处理系统，尤其是既要保持信噪比、又要在信号处理中降低解析度的信号的高解析度数据转换。相应地，本文所描述的方法和设备可以用于数字放大器、无线基站和终端、音频和视频设备、光学系统、医疗设备、传感器等。

通过前述实施例的描述，本发明可以仅用硬件实现，或用软件和必要的通用硬件平台实现。基于这种理解，本发明的技术方案可以以软件产品的形式中实施。该软件产品可存储在非易失性或非暂时性的存储介质中，其可以是光盘只读存储器(compactdiskread-onlymemory，cd-rom)、usb快闪磁盘或移动硬盘。该软件产品包括若干指令，可允许处理器执行本发明的实施例中所提供的方法。

虽然参照本发明的具体特征和实施例描述了本发明，但明显的是，在不偏离本发明的情况下，仍可对这些特征和实施例进行各种修改和组合。相应地，说明书和附图应被简单视作由所附权利要求所限定的本发明的示意，其意在涵盖本发明范围内的任意和全部修改、变化、组合或同等替换。