一种抑制纳米CMOS电路常连缺陷传播的方法与流程

本发明涉及一种纳米CMOS电路容错映射方法，具体是一种抑制纳米CMOS电路常连缺陷传播的方法。

背景技术：

目前传统CMOS工艺已经达到了10～14纳米，工艺节点的进一步缩小将达到硅基器件的物理极限。集成电路特征尺寸的进一步缩小，将给硅基集成电路的设计带来许多难以克服的挑战：(1)光刻校准变得更加困难；(2)量子效应的产生使得晶体管的物理特性变得不可控。由于这些原因，硅基集成电路的进一步发展将遭遇瓶颈，找寻硅基器件的替代品成为研究热点。

Likharev和他的同事提出了一种混合纳米技术和传统CMOS工艺的CMOS/纳米线/分子混合(Cmos/nanowire/MOLecular hybrid,CMOL)电路结构，被研究者认为是CMOS工艺最可能的替代技术之一。这种新的CMOL电路结构是纳米CMOS电路的一种，兼具纳米电路集成度高和CMOS电路逻辑功能丰富的特点。目前CMOL电路结构已经可以应用于大容量存储器的设计和神经网络的搭建，取得了很多成果。

纳米CMOS电路结构为层叠结构，如图1的纳米CMOS电路结构的截面图所示，最顶层为输出纳米线层1，输出纳米线层1由多条并行的输出纳米线11构成，中间层为输入纳米线层2，输入纳米线层由多条并行的输入纳米线12构成，底层为CMOS堆栈3构成的CMOS反相器阵列，而CMOS堆栈3是纳米CMOS单元的一部分。可编程纳米二极管4连接输出纳米线和输入纳米线，CMOS堆栈3通过接口引脚5与输出纳米线1和输入纳米线2相连。

为了让纳米CMOS电路实现给定逻辑电路的逻辑功能，需要将CMOS反相器阵列中的纳米CMOS单元分配给逻辑电路中的各个逻辑门。以3*3大小的纳米CMOS电路结构为例，该电路结构的俯视图及其完成基本逻辑功能“或非”的示意图如图2所示，为实现图2中的逻辑电路将CMOS反相器阵列中的A变量分配在图2中A单元所在位置，B变量分配在图2中B单元所在位置，F变量分配在图2中F单元所在位置。编程控制A单元和F单元之间的纳米二极管以及B单元与F单元之间的纳米二极管开启，即实现了的逻辑功能。

在纳米CMOS电路生产制造过程中可编程纳米二极管不可避免引入常连缺陷。这些常连的可编程纳米二极管使得相关的纳米CMOS单元会始终连接在一起。举例来说，如图3的4*5大小的纳米CMOS电路结构中常连缺陷导致缺陷传播的示意图所示，分布在纳米线上的可编程纳米二极管，正方形表示存在常连缺陷的可编程纳米二极管，圆形表示正常的可编程纳米二极管。从图3可见，D单元与C单元常连，C单元与F单元常连，这些常连的单元将不必要传输到F的信号传输到了F，常连的可编程纳米二极管使得信号传输不受控制，影响电路的逻辑功能，如何降低常连缺陷对电路逻辑功能的影响关系到纳米CMOS电路的应用前景。而当前尚未有行之有效的抑制纳米CMOS电路常连缺陷传播的方法，因此，研究抑制纳米CMOS电路常连缺陷传播的方法能加快CMOL电路的应用进程，有较强的现实意义。

技术实现要素：

本发明所要解决的技术问题是：针对现有技术的不足，提供一种抑制纳米CMOS电路常连缺陷传播的方法，在纳米CMOS电路生产制造过程中可编程纳米二极管不可避免引入常连缺陷并导致常连缺陷传播现象广泛存在情况下，本发明人通过分析可编程纳米二极管常连缺陷的作用模式和纳米CMOS电路的结构特点，利用CMOL电路中存在的反相器产生互补信号，输入到可能传播常连缺陷的纳米CMOS单元，抑制纳米二极管常连缺陷的传播，简化电路映射的约束，增加电路映射的成功率，降低常连缺陷对纳米CMOS电路逻辑功能的影响，从而有效解决纳米CMOS电路结构的可编程纳米二极管常连缺陷传播问题。

本发明解决上述技术问题所采用的技术方案为：一种抑制纳米CMOS电路常连缺陷传播的方法，包括以下步骤：

步骤①：定义纳米CMOS电路结构包括输出纳米线层、输入纳米线层、若干个可编程纳米二极管和若干个纳米CMOS单元，所述的输出纳米线层与所述的输入纳米线层上下间隔设置，所述的输出纳米线层由多条并行的输出纳米线构成，所述的输入纳米线层由多条并行的输入纳米线构成，任一条输出纳米线与任一条输入纳米线垂直交叉，在交叉点处设置有一可编程纳米二极管；所述的若干个纳米CMOS单元内均设置有CMOS堆栈，所述的若干个纳米CMOS单元完成反相器的功能；

步骤②：定义通过输入纳米线、输出纳米线和可编程纳米二极管与任一纳米CMOS单元X直接相连的纳米CMOS单元构成的区域为纳米CMOS单元X的连通域，其中，在X输出纳米线连通区域内的纳米CMOS单元构成的区域定义为X的输出连通域，在X输入纳米线连通区域内的纳米CMOS单元构成的区域定义为X的输入连通域；定义若任一纳米CMOS单元的输出纳米线与另一纳米CMOS单元的输入纳米线交叉点上的可编程纳米二极管常连，则这两个纳米CMOS单元常连；

步骤③：定义对于任一纳米CMOS单元K，位于K的输入连通域内的与K常连的纳米CMOS单元构成集合Λ(K)；对于集合Λ(K)内任一纳米CMOS单元Λ(K)_i，位于Λ(K)_i的输入连通域内的与Λ(K)_i常连的纳米CMOS单元构成集合Λ(Λ(K)_i)；即使Λ(Λ(K)_i)中的任一纳米CMOS单元Λ(Λ(K)_i)_j与纳米CMOS单元K之间的可编程纳米二极管功能正常，来自Λ(Λ(K)_i)_j单元的信号仍然通过路径Λ(Λ(K)_i)_j→Λ(K)_i→K以Λ(K)_i单元为介质单元传输到纳米CMOS单元K，当Λ(K)_i单元中的信号为纳米CMOS单元K的输入信号时，这样的传输是允许存在的，但当Λ(K)_i单元中的信号并非纳米CMOS单元K的输入信号时，Λ(K)_i与K之间常连的可编程纳米二极管会影响Λ(Λ(K)_i)_j与K之间正常的可编程纳米二极管功能的发挥，定义该现象为常连缺陷传播；

步骤④：对于任一纳米CMOS单元F，检查F的输入连通域内是否存在纳米CMOS单元Λ(F)_i，位于Λ(F)_i的输出纳米线与F的输入纳米线交叉点上的可编程纳米二极管常连，标记Λ(F)_i单元为可能导致常连缺陷传播的介质单元；

步骤⑤：根据电路逻辑门与所述的若干个纳米CMOS单元的分配情况，检查每一个纳米CMOS单元Λ(F)_i的输出信号是否需要输出给其他纳米CMOS单元作为输入信号以完成电路的逻辑功能，标记那些不需要输出信号给其他纳米CMOS单元的Λ(F)_i单元的集合为O(F)，O(F)即为常连缺陷传播介质单元的集合；

步骤⑥：根据电路逻辑门与所述的若干个纳米CMOS单元的分配情况，检查O(F)中任一单元O(F)_i的输入连通域内是否存在输入信号个数为1的纳米CMOS单元S_j，若存在这样的纳米CMOS单元S_j，则纳米CMOS单元S_j的输入信号所在纳米CMOS单元的输出信号和S_j的输出信号构成一对互补信号，纳米CMOS单元S_j构成集合记为S，纳米CMOS单元构成集合记为

步骤⑦：将纳米CMOS单元S_j和的输出纳米线与集合O(F)内的任一纳米CMOS单元O(F)_i的输入纳米线交叉点上的可编程纳米二极管开启，则互补信号输入到纳米CMOS单元O(F)_i中，使纳米CMOS单元O(F)_i的输出信号始终为零，此时纳米CMOS单元O(F)_i不再具有常连缺陷传播介质单元的功能，纳米CMOS单元F的逻辑功能也不再受到纳米CMOS单元O(F)_i的影响；

步骤⑧：重复步骤⑦，直至集合O(F)中的所有纳米CMOS单元均被遍历，最终纳米CMOS电路常连缺陷传播得到抑制。

对于纳米CMOS电路结构，开启若干个可编程纳米二极管，信号即在多条输入纳米线上完成“线或”逻辑功能；CMOS堆栈是每个CMOS单元的一部分，整个纳米CMOS单元完成反相器的功能，因此纳米CMOS电路的基本逻辑功能为“或非”，单输入“或非”逻辑即为“非”逻辑。信号在若干个纳米CMOS单元之间的传播按照路径、纳米CMOS单元、接口引脚、输出纳米线、可编程纳米二极管、输入纳米线、接口引脚、纳米CMOS单元的顺序进行传播。

在纳米CMOS电路结构中，输入纳米线和输出纳米线的长度是有限的，这导致了任一纳米CMOS单元X，只能通过输入纳米线、输出纳米线和可编程纳米二极管与周围有限个其他纳米CMOS单元相连，在本发明方法中，该有限个可相连的纳米CMOS单元构成的区域被定义为纳米CMOS单元X的连通域。

与现有技术相比，本发明的优点在于：本发明提出了一种抑制纳米CMOS电路常连缺陷传播的方法，在纳米CMOS电路生产制造过程中可编程纳米二极管不可避免引入常连缺陷并导致常连缺陷传播现象广泛存在情况下，本发明人通过分析可编程纳米二极管常连缺陷的作用模式和纳米CMOS电路的结构特点，利用CMOL电路中存在的反相器产生互补信号，输入到可能传播常连缺陷的纳米CMOS单元，抑制纳米二极管常连缺陷的传播，简化电路映射的约束，增加电路映射的成功率，降低常连缺陷对纳米CMOS电路逻辑功能的影响，从而有效解决纳米CMOS电路结构的可编程纳米二极管常连缺陷传播问题，加快CMOL电路结构的实用化进程。

附图说明

图1为纳米CMOS电路结构的截面图；

图2为3*3大小的纳米CMOS电路结构的俯视图及其完成基本逻辑功能“或非”的示意图；

图3为4*5大小的纳米CMOS电路结构中常连缺陷导致缺陷传播的示意图；

图4为4*5大小的纳米CMOS电路结构中常连缺陷传播被抑制后的效果示意图。

具体实施方式

以下结合附图实例对本发明作进一步详细描述。

以图3所示4*5大小的纳米CMOS电路结构为例，抑制该纳米CMOS电路常连缺陷传播的方法，包括以下步骤：

定义纳米CMOS电路结构(参见图1)包括输出纳米线层1、输入纳米线层2、若干个可编程纳米二极管4和若干个纳米CMOS单元6，输出纳米线层1与输入纳米线层2上下间隔设置，输出纳米线层1由多条并行的输出纳米线11构成，输入纳米线层2由多条并行的输入纳米线12构成，任一条输出纳米线11与任一条输入纳米线12垂直交叉，在交叉点处设置有一可编程纳米二极管4；若干个纳米CMOS单元6内均设置有CMOS堆栈3，若干个纳米CMOS单元6完成反相器的功能；

图3所示的纳米CMOS电路结构中，包括20个纳米CMOS单元6，F单元完成的逻辑功能；从图3可见，位于纳米CMOS单元D的输出纳米线和纳米CMOS单元C的输入纳米线交叉点上的可编程纳米二极管常连(图3中正方形13示意)，位于纳米CMOS单元C的输出纳米线和纳米CMOS单元F的输入纳米线交叉点上的可编程纳米二极管常连(图3中正方形14示意)，虽然位于纳米CMOS单元D的输出纳米线和纳米CMOS单元F的输入纳米线交叉点上的可编程纳米二极管正常(图3中圆形15示意)，C单元仍然起到了作为介质单元从D单元传输干扰信号到F单元的作用，导致了常连缺陷的传播，因此，在图3所示纳米CMOS电路中，若存在纳米CMOS单元D与纳米CMOS单元C常连，纳米CMOS单元C与纳米CMOS单元F常连，即使纳米CMOS单元D与纳米CMOS单元F之间的可编程纳米二极管功能正常，来自D单元的信号仍然通过路径D→C→F以C单元为介质单元传输到F，常连的可编程纳米二极管影响到正常可编程纳米二极管功能的发挥，定义该现象为常连缺陷传播；

如图3所示，检查到存在单元C与单元F常连，因此这一C单元为可能导致常连缺陷传播的介质单元；

而根据电路逻辑门与20个纳米CMOS单元的分配情况，F单元完成的逻辑功能，C单元的输出信号并非F单元的输入信号，因此确定C单元为导致常连缺陷传播的介质单元；

根据电路逻辑门与20个纳米CMOS单元的分配情况，检查到在C的输入连通域内，存在输入信号个数为1的纳米CMOS单元S，单输入单元S的输入信号和输出信号构成一对互补信号；参见图4，在C的输入连通域内，存在单输入单元S，S单元的输入输出构成一对互补信号；

在“或非”逻辑电路中即在“或非”逻辑电路中，电路的输入信号存在互补信号S和则“或非”逻辑电路的输出始终为0，且在“或非”逻辑电路中，电路的输入信号0不影响其他输入信号逻辑值的表达；为抑制常连缺陷传播，将纳米CMOS单元S和的输出纳米线与纳米CMOS单元C的输入纳米线交叉点上的可编程纳米二极管开启，使互补信号输入到纳米CMOS单元C中，C单元的输出信号将始终为0，此时C单元不再具有介质单元的功能，F单元的逻辑功能也不再受到单元C的影响，参见图4，S单元的输入输出信号被输入到C单元中，常连缺陷的传播被抑制。