半导体电路的制作方法

技术领域

本公开涉及一种半导体电路。

背景技术：

为了设计以高速操作的芯片，高速触发器和高速时钟门控电路(或时钟门)的设计是重要的。虽然现有的D锁式触发器和时钟门控电路占据小的区域并消耗相对少的功率，但是存在因数据至输出延迟(DQ延迟)相对太慢而无法被施加到高速芯片所造成的限制。

技术实现要素：

本公开的多个方面提供了一种以高速操作的半导体电路。

然而，本公开的多个方面不限制于在这里阐述的那些。通过参照下面给出的本公开的具体实施方式，本公开的没有被提及的上述和其他方面对于本领域普通技术人员而言将变得更加清楚。

根据本公开的一方面，提供了一种半导体电路，该半导体电路包括：第一逻辑门，接收第一输入信号、时钟信号和反馈信号的输入并执行第一逻辑操作以输出第一输出信号；以及第二逻辑门，接收第一逻辑门的第一输出信号、时钟信号以及第一输入信号的反相信号的输入并执行第二逻辑操作以输出反馈信号。

根据本公开的另一方面，提供了一种半导体电路，该半导体电路包括：第一逻辑门，接收第一输入信号、时钟信号和反馈信号的输入并执行第一逻辑操作以输出第一输出信号；第二逻辑门，接收第一输入信号和反馈信号的输入并执行第二逻辑操作；以及第三逻辑门，接收第一逻辑门的第一输出信号、时钟信号和第二逻辑门的输出信号的输入并执行第三逻辑操作以输出反馈信号。

根据本公开的又一方面，提供了一种半导体电路，该半导体电路包括：第一逻辑门，接收第二输入信号、时钟信号和反馈信号的输入并执行第二逻辑操作以输出第一输出信号，其中，第二输入信号通过对第一输出信号的反相信号和第一输入信号执行第一子逻辑操作而产生；第二逻辑门，接收第一输入信号和反馈信号的输入以执行第一逻辑操作；以及第三逻辑门，接收第一逻辑门的第一输出信号、时钟信号和第二逻辑门的输出信号的输入并执行第二逻辑操作以输出反馈信号。

根据本公开的又一方面，提供了一种半导体电路，该半导体电路具有接收D信号和时钟信号并基于接收的D信号和时钟信号产生反馈信号和输出信号的逻辑电路。当D信号具有高数字状态(high digital state)时，输出信号是时钟信号的反相的数字表示(inverse digital representation)，当数字信号D具有低数字状态时，反馈信号是时钟信号的反相的数字表示。

通过研究具体实施方式和权利要求书，本公开的这些和其他方面、实施例和优点对于本领域普通技术人员而言将立刻变得清楚。

附图说明

通过参照附图详细描述本公开的示例性实施例，本公开的上述和其他方面以及特征将变得更加清楚，其中：

图1是示出根据本公开的实施例的半导体电路的电路图；

图2是用于解释图1的半导体电路的操作的时序图；

图3是示出根据本公开的另一实施例的半导体电路的电路图；

图4是示出根据本公开的又一实施例的半导体电路的电路图；

图5是示出根据本公开的又一实施例的半导体电路的电路图；

图6是示出根据本公开的又一实施例的半导体电路的电路图；

图7是示出根据本公开的又一实施例的半导体电路的电路图；

图8是示出根据本公开的又一实施例的半导体电路的电路图；

图9是示出根据本公开的又一实施例的半导体电路的电路图；

图10是用于解释图9的半导体电路的操作的时序图；

图11是示出根据本公开的又一实施例的半导体电路的电路图；

图12是示出根据本公开的又一实施例的半导体电路的电路图；

图13是示出根据本公开的又一实施例的半导体电路的电路图；

图14是示出根据本公开的又一实施例的半导体电路的电路图；

图15是用于解释图14的半导体电路的操作的时序图；

图16是示出根据本公开的又一实施例的半导体电路的电路图；

图17是示出根据本公开的又一实施例的半导体电路的电路图；

图18是示出根据本公开的又一实施例的半导体电路的电路图；

图19是包括根据本公开的实施例的半导体电路的SoC系统的框图；

图20是包括根据本公开的实施例的半导体电路的电子系统的框图；

图21至图23是根据本公开的一些实施例的半导体电路可适用的示例性半导体系统。

具体实施方式

将参照附图详细描述实施例。然而，本公开可以以各种不同形式进行体现，而不应该被解释为仅限制于所示出的实施例。而是，这些实施例作为示例提供，使得本公开将是彻底的和完整的，并将把本公开的构思充分地传达给本领域技术人员。因此，针对本公开的一些实施例，没有描述已知的工艺、元件和技术。除非另有注释，否则在整个附图和书面描述中，同样的附图标记指示同样的元件，因此将不重复描述。在附图中，为了清楚起见，可以夸大层和区域的尺寸和相对尺寸。

下面通过参照优选的实施例和附图的详细描述，可以更容易地理解本公开的优点和特征以及实现本公开的优点和特征的方法。

图1是示出根据本公开的实施例的半导体电路的电路图。

参照图1，根据本公开的实施例的半导体电路100包括逻辑门GL1和逻辑门GF。

逻辑门GL1接收输入信号D、时钟信号CK和反馈信号FB的输入并且执行第一逻辑操作以输出输出信号LAT1。

在本实施例中，逻辑门GL1可以包括3输入NAND逻辑门。在这种情况下，第一逻辑操作可以是NAND逻辑操作。这里，所述3输入NAND逻辑门是接收三个输入信号、仅当所有三个输入信号与逻辑值“1”对应时输出逻辑值“0”而在所有其他情况下输出逻辑值“1”的逻辑门。

逻辑门GF接收逻辑门GL1的输出信号LAT1、时钟信号CK以及输入信号D的反相的输出信号，并执行第二逻辑操作以输出反馈信号FB。

在本实施例中，逻辑门GF可以包括3输入NAND逻辑门。在这种情况下，第二逻辑操作可以是NAND逻辑操作。

根据实际的实现目的，也可以使用执行相同的操作的不同的逻辑门对下面描述的根据本公开的各种实施例的半导体电路进行修改。例如，在本实施例中，如上面所描述的，虽然两个逻辑门GL1和GF可以设置为执行NAND逻辑操作的NAND逻辑门，但是两个逻辑门GL1和GF也可以设置为执行NOR逻辑操作的NOR逻辑门。在这种情况下，输入到逻辑门GL1、GF的输入信号或者从逻辑门GL1、GF输出的输出信号可以根据需要而具有与上面提到的构造不同的反相的逻辑值。例如，当设置为NAND逻辑门时，如果逻辑门GL1设定(逻辑“1”、逻辑“0”和逻辑“1”)为输入并设定逻辑“0”为输出，那么当设置为NOR逻辑门时，逻辑门GL1可以设定(逻辑“0”、逻辑“1”和逻辑“0”)为输入并可以设定逻辑“1”为输出。

即，在本公开的一些实施例中，逻辑门GL1可以包括3输入NOR逻辑门。在这种情况下，第一逻辑操作可以是NOR逻辑操作。这里，3输入NOR逻辑门是接收三个输入信号、仅当所有三个输入信号与逻辑值“0”对应时输出逻辑值“1”而在所有其他情况下输出逻辑值“0”的逻辑门。同时，逻辑门GF可以包括3输入NOR逻辑门。在这种情况下，第二逻辑操作可以是NOR逻辑操作。

这样的替换关系适用于下面描述的本公开的所有各种实施例，AND逻辑操作可以被OR逻辑操作替换，OR逻辑操作可以被AND逻辑操作替换，NAND逻辑操作可以被NOR逻辑操作替换，NOR逻辑操作可以被NAND逻辑操作替换。即，虽然下面描述的各种电路主要以NAND逻辑门展示，但是对半导体电路领域的技术人员来说明显的是，可以根据实现方法使用具有相同的功能的NOR逻辑门。在这种情况下，输入到用于执行每个逻辑操作的逻辑门的输入信号的值和从逻辑门输出的输出信号的值可以根据需要被改变为反相的逻辑值。

同时，在下文中，逻辑值“1”将以H展示，逻辑值“0”将以L展示。

同时，在本公开的一些实施例中，半导体电路100可以进一步包括反相器G1。反相器G1接收输入信号D的输入，并执行反相逻辑操作以输出输入信号D的反相信号。所述反相信号变成逻辑门GF的输入信号。

图2是用于解释图1的半导体电路的操作的时序图。

将参照图2描述图1的半导体电路100的操作。

在时间段t1至t3和t10至t12中，输入信号D的值是L。在这种情况下，因为逻辑门GL1的三个输入信号中的一个输入信号的值是L，所以逻辑门GL1的输出信号LAT1的值依照NAND逻辑操作的结果变成H。具体地，因为输入信号D的值L总是输入到逻辑门GL1，所以输出信号LAT1的值是恒定的H，而与时钟信号CK的值无关。

同时，在这种情况下，因为在逻辑门GF的三个输入信号中的输入信号D的反相信号和逻辑门GL1的输出信号LAT1为H，所以作为逻辑门GF的输出信号的反馈信号FB依照NAND逻辑操作的结果具有时钟信号CK的反相信号的值。即，当时钟信号CK是L时，反馈信号FB是H，当时钟信号CK是H时，反馈信号FB是L。

在时间段t3至t10中，输入信号D的值是H。

首先，当考察时钟信号CK是L的情况时，因为在逻辑门GL1的三个输入信号中的一个输入信号的值是L(即，时钟信号CK的值是L)，所以逻辑门GL1的输出信号LAT1的值依照NAND逻辑操作的结果变成H。

同时，在这种情况下，因为在逻辑门GF的三个输入信号中的一个输入信号的值是L(即，输入信号D的反相信号的值是L)，所以作为逻辑门GF的输出信号的反馈信号FB的值依照NAND逻辑操作的结果也变成H。具体地，因为输入信号D的反相信号的值L总是输入到逻辑门GF，所以反馈信号FB的值是恒定的H，而与时钟信号CK的值无关。

当再次考察逻辑门GL1时，因为输入信号D的值和反馈信号FB的值都是H，所以逻辑门GL1的输出信号LAT1依照NAND逻辑操作的结果具有时钟信号CK的反相信号的值。即，当时钟信号CK是L时，输出信号LAT1是H，当时钟信号CK是H时，输出信号LAT1是L。

这样的半导体电路100可以应用为根据输入信号D的值选择性地输出时钟信号CK的时钟门控电路。

图3是示出根据本公开的另一实施例的半导体电路的电路图。

参照图3，根据本公开的另一实施例的半导体电路110与图1的半导体电路100不同，即前者具有作为输入信号的使能信号E和扫描使能信号SE。

存在又一不同，即图1的逻辑门GL1被接收使能信号E、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第一子逻辑操作和第二子逻辑操作的组合逻辑门112替换。具体地，组合逻辑门112可以对使能信号E和扫描使能信号SE执行第一子逻辑操作以产生第一中间信号，并且可以对第一中间信号、时钟信号CK和反馈信号FB执行第二子逻辑操作以输出第一输出信号LAT1。在本实施例中，第一子逻辑操作和第二子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门112可以是OR-NAND组合逻辑门。

此外，存在另一不同，即半导体电路110包括接收使能信号E和扫描使能信号SE的输入以执行NOR逻辑操作的逻辑门G3，而不是图1的反相器G1。

存在又一不同，即半导体电路110进一步包括接收输出信号LAT1的输入并执行反相逻辑操作以输出输出信号ECK的反相器G2。

因此，半导体电路110可以作为将使能信号E和扫描使能信号SE接收为输入的高速时钟门控电路来操作。

同时，在本公开的一些其他实施例中，组合逻辑门112也可以设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门。在这种情况下，逻辑门GF和逻辑门G3中的每个可以分别设置为3输入NOR逻辑门和NAND逻辑门以执行与上述给出的实施例的半导体电路相同的操作。

图4是示出根据本公开的又一实施例的半导体电路的电路图。

参照图4，根据本公开的又一实施例的半导体电路120与图1的半导体电路100不同，即前者进一步包括锁存器128。锁存器128接收时钟信号CK的反相信号和输出信号LAT1以输出输出信号Q。虽然为了解释方便而在图4中以D锁存器来展示锁存器128，但是本公开的范围不限制于此。在本公开的一些实施例中，锁存器128可以设置为R-S锁存器。

因此，半导体电路120可以作为如下触发器来操作，该触发器在时钟信号CK是H的时段(section)中将输入信号D传送(propagate)到输出并在时钟信号CK是L的时段中储存它的值。

图5是示出根据本公开的又一实施例的半导体电路的电路图。

参照图5，根据本公开的又一实施例的半导体电路130与图1的半导体电路100不同，即图1的逻辑门GL1被接收输入信号D、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第一子逻辑操作和第二子逻辑操作的组合逻辑门132替换。具体地，组合逻辑门132可以对输入信号D和扫描使能信号SE执行第一子逻辑操作以产生第一中间信号，并可以对第一中间信号、时钟信号CK和反馈信号FB执行第二子逻辑操作以输出第一输出信号LAT1。在本实施例中，第一子逻辑操作和第二子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门132可以是OR-NAND组合逻辑门。

存在另一不同，即半导体电路130进一步包括接收输入信号D和扫描使能信号SE的输入以执行NOR逻辑操作的逻辑门G3，而不是图1的反相器G1。

存在又一不同，即图1的逻辑门GF被接收逻辑门G3的输出信号、时钟信号CK、扫描使能信号SE、扫描输入信号SI的反相和输出信号LAT1的输入以执行第三子逻辑操作、第四子逻辑操作、第五子逻辑操作和第六子逻辑操作的组合逻辑门134替换。具体地，组合逻辑门134对时钟信号CK和NOR逻辑门G3的输出信号执行第三子逻辑操作以产生第二中间信号，对扫描使能信号SE和扫描输入信号SI的反相信号执行第四子逻辑操作以产生第三中间信号，对第二中间信号和第三中间信号执行第五子逻辑操作以产生第四中间信号，对输出信号LAT1和第四中间信号执行第六子逻辑操作以输出反馈信号FB。在本实施例中，第三子逻辑操作至第六子逻辑操作中的每个可以分别是AND逻辑操作、AND逻辑操作、OR逻辑操作和NAND逻辑操作。因此，组合逻辑门134可以是2AND-OR-NAND组合逻辑门。

存在又一不同，即半导体电路130进一步包括锁存器138。锁存器138接收输出信号LAT1和时钟信号CK的反相信号以输出输出信号Q。在图5中，虽然为了解释方便而以D锁存器来展示锁存器130，但本公开的范围不限制于此。在本公开的一些实施例中，锁存器138可以设置为R-S锁存器。

因此，半导体电路130可以作为将扫描使能信号SE用作选择信号的多路复用器型扫描触发器来操作。例如，当扫描使能信号SE是L时，输入信号D的值存储在触发器中，当扫描使能信号SE的值是H时，扫描输入信号SI存储在触发器中。特别指出的是，相对简单的组合逻辑门132设置在输入信号D的路径上，相对复杂的组合逻辑门134设置在扫描输入信号SI的路径上。

同时，在本公开的一些其他实施例中，组合逻辑电路132可以设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门，组合逻辑门134可以设置为将OR逻辑操作、OR逻辑操作、AND逻辑操作和NOR逻辑操作中的每个分别执行为第三子逻辑操作至第六子逻辑操作的2OR-AND-NOR组合逻辑门。在这种情况下，门G3设置为NAND逻辑门并可以执行与上述给出的实施例的半导体电路相同的操作。

图6是示出根据本公开的又一实施例的半导体电路的电路图。

参照图6，根据又一实施例的半导体电路140与图5的半导体电路130不同，即图5的组合逻辑门134被接收NOR逻辑门G3的输出信号、时钟信号CK、扫描输入使能信号SIE的反相和输出信号LAT1的输入以执行第三子逻辑操作、第四子逻辑操作和第五子逻辑操作的组合逻辑门144替换。具体地，组合逻辑门144对时钟信号CK和NOR逻辑门G3的输出信号执行第三子逻辑操作以产生第二中间信号，对第二中间信号和扫描输入使能信号SIE的反相信号执行第四子逻辑操作以产生第三中间信号，对输出信号LAT1和第三中间信号执行第五子逻辑操作以输出反馈信号FB。在本实施例中，第三子逻辑操作至第五子逻辑操作可以分别是AND逻辑操作、OR逻辑操作和NAND逻辑操作。因此，组合逻辑门144可以是AND-OR-NAND组合逻辑门。

这里，利用逻辑门G5和G4，可以通过对扫描使能信号SE和扫描输入信号SI的反相信号顺序地执行NAND逻辑操作和反相逻辑操作来产生扫描输入使能信号SIE的反相信号。

存在另一不同，即半导体电路140包括代替图5的锁存器138的电路148以产生输出信号Q的反相，其中，所述电路148包括用于对被反相器门GL3反相的时钟信号CK的反相和输出信号LAT2执行NAND逻辑操作的逻辑门GL2B，以及用于对逻辑门GL2B的输出信号B和输出信号LAT1执行NAND逻辑操作的逻辑门GL2。

因此，半导体电路140可以作为将扫描使能信号SE用作选择信号的多路复用器型扫描触发器来操作。

同时，在本公开的一些其他实施例中，组合逻辑门142可以设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门，组合逻辑门144可以设置为将OR逻辑操作、AND逻辑操作和NOR逻辑操作中的每个分别执行为第三子逻辑操作至第五子逻辑操作的OR-AND-NOR组合逻辑门。在这种情况下，门G3和门G5中的每个可以分别设置为NAND逻辑门和NOR逻辑门，以执行与上述给出的实施例的半导体电路相同的操作。

图7是示出根据本公开的又一实施例的半导体电路的电路图。

参照图7，根据本公开的又一实施例的半导体电路150与图1的半导体电路100不同，即图1的逻辑门GL1被接收输入信号D0、输入信号D1、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第一子逻辑操作和第二子逻辑操作的组合逻辑门152替换。具体地，组合逻辑门152对输入信号D0、输入信号D1和扫描使能信号SE执行第一子逻辑操作以产生第一中间信号，对第一中间信号、时钟信号CK和反馈信号FB执行第二子逻辑操作以输出第一输出信号LAT1。在本实施例中，第一子逻辑操作和第二子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门152可以是OR-NAND组合逻辑门。

存在另一不同，即半导体电路150进一步包括接收输入信号D0、输入信号D1和扫描使能信号SE的输入以执行NOR逻辑操作的逻辑门G6，而不是图1的反相器G1。在本公开的一些实施例中，逻辑门G6可以设置为3输入NOR逻辑门。

存在又一不同，即图1的逻辑门GF被接收NOR逻辑门G6的输出信号、时钟信号CK、扫描使能信号SE、扫描输入信号SI的反相信号和输出信号LAT1的输入以执行第三子逻辑操作、第四子逻辑操作、第五子逻辑操作和第六子逻辑操作的组合逻辑门154替换。具体地，组合逻辑门154对时钟信号CK和逻辑门G6的输出信号执行第三子逻辑操作以产生第二中间信号，对扫描使能信号SE和扫描输入信号SI的反相信号执行第四子逻辑操作以产生第三中间信号，对第二中间信号和第三中间信号执行第五子逻辑操作以产生第四中间信号，对第一输出信号LAT1和第四中间信号执行第六子逻辑操作以输出反馈信号FB。在本实施例中，第三子逻辑操作至第六子逻辑操作可以分别是AND逻辑操作、AND逻辑操作、OR逻辑操作和NAND逻辑操作中的每个。因此，组合逻辑门154可以是2AND-OR-NAND组合逻辑门。

因此，半导体电路150可以作为将包括输入信号D0和输出信号D1的OR逻辑的扫描使能信号SE用作选择信号的多路复用器型扫描触发器来操作。

同时，在本公开的一些其他实施例中，组合逻辑门152可以设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门，组合逻辑门154可以设置为将OR逻辑操作、OR逻辑操作、AND逻辑操作和NOR逻辑操作中的每个分别执行为第三子逻辑操作至第六子逻辑操作的2OR-AND-NOR组合逻辑门。在这种情况下，门G6可以设置为3输入NAND逻辑门以执行与上述给出的实施例的半导体电路相同的操作。

另外，半导体150可以包括与上面结合图4描述的锁存器128相似地操作的锁存器158。

图8是示出根据本公开的又一实施例的半导体电路的电路图。

参照图8，根据本公开的又一实施例的半导体电路160与图1的半导体电路100不同，即图1的逻辑门GL1被接收输入信号D0、输入信号D1、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第一子逻辑操作、第二子逻辑操作和第三子逻辑操作的组合逻辑门162替代。具体地，组合逻辑门162对输入信号D0和输入信号D1执行第一子逻辑操作以产生第一中间信号，对第一中间信号和扫描使能信号SE执行第二子逻辑操作以产生第二中间信号，对第二中间信号、时钟信号CK和反馈信号FB执行第三子逻辑操作以输出第一输出信号LAT1。在本实施例中，第一子逻辑操作至第三子逻辑操作中的每个可以分别是AND逻辑操作、OR逻辑操作和NAND逻辑操作。因此，组合逻辑门162可以是AND-OR-NAND组合逻辑门。

存在另一不同，即半导体电路160包括接收输入信号D0、输入信号D1和扫描使能信号SE的输入以执行第四子逻辑操作和第五子逻辑操作的组合逻辑门166，而不是图1的反相器G1。组合逻辑门166对输入信号D0和输入信号D1执行第四子逻辑操作以产生第三中间信号，对第三中间信号和扫描使能信号SE执行第五子逻辑操作。在本实施例中，第四子逻辑操作和第五子逻辑操作中的每个可以分别是AND逻辑操作和由NOR门G6提供的NOR逻辑操作。因此，组合逻辑门166可以是AND-NOR组合逻辑门。

存在又一不同，即图1的逻辑门GF被接收组合逻辑门166的输出信号、时钟信号CK、扫描使能信号SE、扫描输入信号SI的反相信号和输出信号LAT1的输入以执行第六子逻辑操作、第七子逻辑操作、第八子逻辑操作和第九子逻辑操作的组合逻辑门164替换。具体地，组合逻辑门164对时钟信号CK和组合逻辑门166的输出信号执行第六子逻辑操作以产生第四中间信号，对扫描使能信号SE和扫描输入信号SI的反相信号执行第七子逻辑操作以产生第五中间信号，对第四中间信号和第五中间信号执行第八子逻辑操作以产生第六中间信号，对输出信号LAT1和第六中间信号执行第九子逻辑操作以输出反馈信号FB。在本实施例中，第六子逻辑操作至第九子逻辑操作中的每个可以分别是AND逻辑操作、AND逻辑操作、OR逻辑操作和NAND逻辑操作。因此，组合逻辑门164可以是2AND-OR-NAND组合逻辑门。

另外，半导体电路160可以包括与上面结合图4描述的锁存器128相似地操作的锁存器168。

因此，半导体电路160可以作为将包括输入信号D0和输入信号D1的AND逻辑的扫描使能信号SE用作选择信号的多路复用器型扫描触发器来操作。

同时，在本公开的一些其他实施例中，组合逻辑门162设置为将OR逻辑操作、AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作至第三子逻辑操作的OR-AND-NOR组合逻辑门。组合逻辑门166设置为将OR逻辑操作和NAND逻辑操作中的每个分别执行为第四子逻辑操作和第五子逻辑操作的OR-NAND组合逻辑门。组合逻辑门164设置为将OR逻辑操作、OR逻辑操作、AND逻辑操作和NOR逻辑操作中的每个分别执行为第六子逻辑操作至第九子逻辑操作的2OR-AND-NOR组合逻辑门。因此，半导体电路可以执行与上述给出的实施例的半导体电路相同的操作。

图9是示出根据本公开的又一实施例的半导体电路的电路图。

参照图9，根据本公开的另一实施例的半导体电路200包括逻辑门GL1、逻辑门G7和逻辑门GF。

逻辑门GL1接收输入信号D、时钟信号CK和反馈信号FB的输入并执行第一逻辑操作以输出输出信号LAT1。

在本实施例中，逻辑门GL1可以包括3输入NAND逻辑门。在这种情况下，第一逻辑操作可以是NAND逻辑操作。

逻辑门G7接收输出信号D和反馈信号FB的输入以执行第二逻辑操作。

在本实施例中，逻辑门G7可以包括NAND逻辑门。在这种情况下，第二逻辑操作可以是NAND逻辑操作。

逻辑门GF接收逻辑门GL1的输出信号LAT1、时钟信号CK和逻辑门G7的输出的输入并执行第三逻辑操作以输出反馈信号FB。

在本实施例中，逻辑门GF可以包括3输入NAND逻辑门。这种情况下，第三逻辑操作可以是NAND逻辑操作。

如上面结合图1的描述，根据实际的实现目的，也可以使用执行相同操作的不同逻辑门对根据本公开的各种实施例的半导体电路进行修改。

例如，在本公开的一些其他实施例中，逻辑门GL1设置为将NOR逻辑操作执行为第一逻辑操作的3输入NOR逻辑门，逻辑门G7设置为将NOR逻辑操作执行为第二逻辑操作的NOR逻辑门，逻辑门GF设置为将NOR逻辑操作执行为第三逻辑操作的3输入NOR逻辑门。因此，半导体电路可以执行与上述给出的实施例的半导体电路相同的操作。

图10是用于解释图9的半导体电路的操作的时序图。

在时间段t1至t3和t10至t12中，输入信号D的值是L。

在这种情况下，因为在逻辑门GL1的三个输入信号中的一个输入信号的值是L，所以逻辑门GL1的输出信号LAT1的值依照NAND逻辑操作的结果变成H。具体地，因为输入信号D的值L总是输入到逻辑门GL1，所以输出信号LAT1的值是恒定的H，而与时钟信号CK的值无关。

同时，逻辑门G7的两个输入信号中的输入信号D的值是L，逻辑门G7的输出信号依照NAND逻辑操作的结果是恒定的H，而与反馈信号FB无关。

接下来，因为在逻辑门GF的三个输入信号中的逻辑门G7的输出信号和逻辑门GL1的输出信号LAT1都是H，所以作为逻辑门GF的输出信号的反馈信号FB依照NAND逻辑操作的结果具有时钟信号CK的反相信号的值。即，当时钟信号CK是H时，反馈信号FB变成L，当时钟信号CK是L时，反馈信号FB变成H。

在时间段t3至t10中，输入信号D的值是H。

首先，当考察时钟信号CK是L的情况时，因为逻辑门GL1的三个输入信号中的一个输入信号的值是L(即，时钟信号CK的值是L)，所以逻辑门GL1的输出信号LAT1的值依照NAND逻辑操作的结果变成H。

同时，因为逻辑门GF的三个输入信号中的一个输入信号的值是L(即，时钟信号CK的值是L)，所以作为逻辑门GF的输出信号的反馈信号FB的值依照NAND逻辑操作的结果变成H。

接下来，因为逻辑门G7的两个输入信号中的输入信号D的值是H，所以逻辑门G7的输出信号依照NAND逻辑操作的结果具有反馈信号FB的反相信号的值。当时钟信号CK的值是L时，因为反馈信号FB的值是H，所以逻辑门G7的输出信号是L。

同时，当考察时钟信号CK转变为H的情况时，在转变的时间点处，在逻辑门GL1的三个输入信号中，输入信号D和反馈信号FB是H，时钟信号CK从L转变为H。因此，输出信号LAT1从H转变为L。

在这个时候，当作为逻辑门GF的三个输入信号中的一个的输出信号LAT1从H转变为L时，反馈信号FB仍然保持在H。此外，因为作为逻辑门G7的两个输入信号中的一个的反馈信号FB保持在H，所以逻辑门G7的输出信号保持在L。

虽然根据本实施例的半导体电路200的操作与在图1中描述的半导体电路100的操作基本相同，但是能够防止反馈信号FB在输入信号D为H并且时钟信号CK从L转变为H的时间点t4、t6和t8处进入浮置状态20a、20b和20c。

图11示出了根据本公开的又一实施例的半导体电路的电路图。

参照图11，根据本公开的另一实施例的半导体电路210与图9的半导体电路200不同，即前者具有作为输入信号的使能信号E和扫描使能信号SE。

存在另一不同，即图9的逻辑门GL1被接收使能信号E、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第一子逻辑操作和第二子逻辑操作的组合逻辑门212替换。具体地，组合逻辑门212可以对使能信号E和扫描使能信号SE执行第一子逻辑操作以产生第一中间信号，可以对第一中间信号、时钟信号CK和反馈信号FB执行第二子逻辑操作以输出输出信号LAT1。在本实施例中，第一子逻辑操作和第二子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门212可以是OR-NAND组合逻辑门。

存在又一不同，即半导体电路210包括接收使能信号E、扫描使能信号SE和反馈信号FB的输入以执行第三子逻辑操作和第四子逻辑操作的组合逻辑门216，而不是图9的逻辑门G7。组合逻辑门216对使能信号E和扫描使能信号SE执行第三子逻辑操作以产生第二中间信号，对第二中间信号和反馈信号FB执行第四子逻辑操作。在本实施例中，第三子逻辑操作和第四子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门216可以是OR-NAND组合逻辑门。

存在又一不同，即半导体电路210进一步包括接收输出信号LAT1的输入并执行反相逻辑操作以输出输出信号ECK的反相器G2。

因此，半导体电路210可以作为接收使能信号E和扫描使能信号SE的输入的高速时钟门控电路来操作。

同时，在本公开的一些其他实施例中，组合逻辑门212可以设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门，组合逻辑门216可以设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第三子逻辑操作和第四子逻辑操作的AND-NOR组合逻辑门。在这种情况下，逻辑门GF可以设置为3输入NOR逻辑门以执行与上述给出的本实施例的半导体电路相同的操作。

图12是示出根据本公开的又一实施例的半导体电路的电路图。

参照图12，根据本公开的又一实施例的半导体电路220与图9的半导体电路200不同，即前者进一步包括锁存器228。锁存器228接收输出信号LAT1和时钟信号CK的反相信号以输出输出信号Q。虽然为了解释方便而在图12中以D锁存器来展示锁存器228，但是本公开的范围不限制于此。在本公开的一些实施例中，锁存器128可以设置为R-S锁存器。

因此，半导体电路220可以作为在时钟信号CK是H的时段中将输入信号D传送到输出并在时钟信号CK是L的时段中储存值的触发器来操作。

图13是示出根据本公开的又一实施例的半导体电路的电路图。

参照图13，根据本公开的另一实施例的半导体电路230与图9的半导体电路220不同，即图9的逻辑门GL1被接收输入信号D、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第一子逻辑操作和第二子逻辑操作的组合逻辑门232替换。具体地，组合逻辑门232可以对输入信号D和扫描使能信号SE执行第一子逻辑操作以产生第一中间信号，可以对第一中间信号、时钟信号CK和反馈信号FB执行第二子逻辑操作以输出输出信号LAT1。在本实施例中，第一子逻辑操作和第二子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门232可以是OR-NAND组合逻辑门。

存在又一不同，即半导体电路230包括接收输入信号D、扫描使能信号SE和反馈信号FB的输入以执行第三子逻辑操作和第四子逻辑操作的组合逻辑门236，而不是图9的逻辑门G7。组合逻辑门236对输入信号D和扫描使能信号SE执行第三子逻辑操作以产生第二中间信号，对第二中间信号和反馈信号FB执行第四子逻辑操作。在本实施例中，第三子逻辑操作和第四子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门236可以是OR-NAND组合逻辑门。

存在又一不同，即图9的逻辑门GF被接收逻辑门236的输出信号、时钟信号CK、扫描使能信号SE、扫描输入信号SI的反相和输出信号LAT1的输入以执行第五子逻辑操作、第六子逻辑操作、第七子逻辑操作和第八子逻辑操作的组合逻辑门234替换。具体地，组合逻辑门234对时钟信号CK和组合逻辑门236的输出信号执行第五子逻辑操作以产生第三中间信号，对扫描使能信号SE和扫描输入信号SI的反相信号执行第六子逻辑操作以产生第四中间信号，对第三中间信号和第四中间信号执行第七子逻辑操作以产生第五中间信号，对第一输出信号LAT1和第五中间信号执行第八子逻辑操作以输出反馈信号FB。在本实施例中，第五子逻辑操作至第八子逻辑操作中的每个可以分别是AND逻辑操作、AND逻辑操作、OR逻辑操作和NAND逻辑操作。因此，组合逻辑门234可以是2AND-OR-NAND组合逻辑门。

存在另一不同，即半导体电路230进一步包括锁存器238。锁存器238接收输出信号LAT1和时钟信号CK的反相信号的输入以输出输出信号Q。虽然为了解释方便而在图13中以D锁存器来展示锁存器238，但是本公开的范围不限制于此。在本公开的一些实施例中，锁存器238可以设置为R-S锁存器。

因此，半导体电路230可以作为将扫描使能信号SE用作选择信号的多路复用器型扫描触发器来操作。

同时，在本公开的一些其他实施例中，组合逻辑门232设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门。组合逻辑门236设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第三子逻辑操作和第四子逻辑操作的AND-NOR组合逻辑门。组合逻辑门234设置为将OR逻辑操作、OR逻辑操作、AND逻辑操作和NOR逻辑操作中的每个分别执行为第五子逻辑操作至第八子逻辑操作的2OR-AND-NOR组合逻辑门。因此，半导体电路230可以执行为与上述给出的实施例的半导体电路相同的操作。

图14是示出根据本公开的又一实施例的半导体电路的电路图。

参照图14，根据本公开的又一实施例的半导体电路300包括逻辑门302、逻辑门G7和逻辑门GF。

逻辑门302包括接收输出信号LAT1的反相信号、输入信号D、时钟信号CK和反馈信号FB的输入以执行第一子逻辑操作和第二子逻辑操作的组合逻辑门。具体地，逻辑门302可以对输出信号LAT1的反相信号和输入信号D执行第一子逻辑操作以产生中间信号，可以对中间信号和时钟信号CK执行第二子逻辑操作以输出输出信号LAT1。为了这个目的，半导体电路300进一步包括接收输出信号LAT1的输入并执行反相逻辑操作以输出输出信号LAT1的反相信号的反相器G8。在本实施例中，第一子逻辑操作和第二子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，逻辑门302可以是OR-NAND组合逻辑门。

逻辑门G7接收输入信号D和反馈信号FB的输入以执行第一逻辑操作。

在本实施例中，逻辑门G7可以包括NAND逻辑门。在这种情况下，第一逻辑操作可以是NAND逻辑操作。

逻辑门GF接收逻辑门GL1的输出信号LAT1、时钟信号CK和逻辑门G7的输出信号的输入并执行第二逻辑操作以输出反馈信号FB。

在本实施例中，逻辑门GF可以包括3输入NAND逻辑门。在这种情况下，第二逻辑操作可以是NAND逻辑操作。

如上面结合图1的描述，根据实际的实现目的，也可以使用执行相同操作的不同逻辑门对根据本公开的各种实施例的半导体电路进行修改。

例如，在本公开的一些其他实施例中，逻辑门GL1设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门。逻辑门G7设置为将NOR逻辑操作执行为第一逻辑操作的NOR逻辑门。逻辑门GF设置为将NOR逻辑操作执行为第二逻辑操作的3输入NOR逻辑门。因此，半导体电路可以执行与上述给出的实施例的半导体电路相同的操作。

图15是用于解释图14的半导体电路的操作的时序图。

在时间段t1至t3和t10至t12中，输入信号D的值是L。

首先，当考察时钟信号CK是L的情况时，因为在逻辑门GL1的三个输入信号中的一个输入信号的值(即，时钟信号CK的值)是L，所以逻辑门GL1的输出信号LAT1的值依照NAND逻辑操作的结果变成H。因此，输入到组合逻辑门302的输出信号LAT1的反相信号变成L。

同时，因为在逻辑门GF的三个输入信号中的一个输入信号的值是L(即，时钟信号CK的值是L)，所以作为逻辑门GF的输出信号的反馈信号FB的值依照NAND逻辑操作的结果变成H。

接下来，因为逻辑门G7的两个输入信号中的输入信号D的值是L，所以逻辑门G7的输出信号依照NAND逻辑操作的结果变成H。

同时，当考察时钟信号CK转变为H的情况时，在转变的时间点处，在逻辑门GF的三个输入信号中，输出信号LAT1和逻辑门G7的输出信号是H，时钟信号CK从L转变为H。结果，反馈信号FB从H转变为L。

在这个时候，当作为组合逻辑门302的三个输入信号中的一个的反馈信号FB从H转变为L时，输出信号LAT1仍保持在H。

虽然根据本实施例的半导体电路300的操作与图9中所描述半导体电路200的操作基本相同，但是能够防止输出信号LAT1在输入信号D为L并且时钟信号CK从L转变为H的时间点t1和t11处进入浮置状态30a和30b。

图16是根据本公开的又一实施例的半导体电路的电路图。

参照图16，根据本公开的另一实施例的半导体电路310与图14的半导体电路300不同，即前者具有作为输入信号的使能信号E和扫描使能信号SE。

存在另一不同，即图14的组合逻辑门302被接收输出信号LAT1的反相信号、使能信号E、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第三子逻辑操作和第四子逻辑操作的组合逻辑门312替换。具体地，组合逻辑门312可以对输出信号LAT1的反相信号、扫描信号E和扫描使能信号SE执行第三子逻辑操作以产生第一中间信号，可以对第一中间信号、时钟信号CK和反馈信号FB执行第四子逻辑操作以输出输出信号LAT1。在本实施例中，第三子逻辑操作和第四子逻辑操作中的每个分别可以是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门312可以是OR-NAND组合逻辑门。输出信号LAT1的反相可以由反相器G8执行。

存在另一不同，即半导体电路310包括接收使能信号E、扫描使能信号SE和反馈信号FB的输入以执行第五子逻辑操作和第六子逻辑操作的组合逻辑门316，而不是图14的逻辑门G7。组合逻辑门316对使能信号E和扫描使能信号SE执行第五子逻辑操作以产生第二中间信号，对第二中间信号和反馈信号FB执行第六子逻辑操作。在本实施例中，第五子逻辑操作和第六子逻辑操作中的每个分别可以是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门316可以是OR-NAND组合逻辑门。

存在又一不同，即半导体电路310进一步包括接收输出信号LAT1并执行反相逻辑操作以输出输出信号ECK的反相器G2。

因此，半导体电路310可以作为接收使能信号E和扫描使能信号SE的高速时钟门控电路来操作。

同时，在本公开的一些其他实施例中，组合逻辑门312可以设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第一子逻辑操作和第二子逻辑操作的AND-NOR组合逻辑门，组合逻辑门316可以设置为将AND逻辑操作和NOR逻辑操作执行为第五子逻辑操作和第六子逻辑操作的AND-NOR组合逻辑门。在这种情况下，逻辑门GF可以设置为3输入NOR逻辑门以执行与上述给出的实施例的半导体电路相同的操作。

图17是示出根据本公开的又一实施例的半导体电路的电路图。

参照图17，根据本公开的又一实施例的半导体电路320与图14的半导体电路300不同，即前者进一步包括锁存器328。锁存器328接收时钟信号CK的反相信号和输出信号LAT1的输入以输出输出信号Q。虽然为了解释方便而在图17中以D锁存器来展示锁存器328，但是本公开的范围不限制于此。在本公开的一些实施例中，锁存器328可以设置为R-S锁存器。

因此，半导体电路320可以作为在时钟信号CK是H的时段中将输入信号D传送到输出并在时钟信号CK是L的时段中储存值的触发器来操作。

图18是示出根据本公开的又一实施例的半导体电路的电路图。

参照图18，根据本公开的又一实施例的半导体电路330与图14的半导体电路300不同，即图14的逻辑门302被接收输出信号LAT1的反相信号、输入信号D、扫描使能信号SE、时钟信号CK和反馈信号FB的输入以执行第三子逻辑操作和第四子逻辑操作的组合逻辑门332替换。组合逻辑门332可以对输出信号LAT1的反相信号、输入信号D和扫描使能信号SE执行第三子逻辑操作以产生第一中间信号，可以对第一中间信号、时钟信号CK和反馈信号FB执行第四子逻辑操作以输出输出信号LAT1。在本实施例中，第三子逻辑操作和第四子逻辑操作中的每个分别可以是OR逻辑操作和NAND逻辑操作。输出信号LAT1可以被逻辑门G8反相。因此，组合逻辑门332可以是OR-NAND组合逻辑门。

存在另一不同，即半导体电路330包括接收输入信号D、扫描使能信号SE和反馈信号FB的输入以执行第五子逻辑操作和第六子逻辑操作的组合逻辑门336，而不是图14的逻辑门G7。组合逻辑门336对输入信号D和扫描使能信号SE执行第五子逻辑操作以产生第二中间信号，对第二中间信号和反馈信号FB执行第六子逻辑操作。在本实施例中，第五子逻辑操作和第六子逻辑操作中的每个可以分别是OR逻辑操作和NAND逻辑操作。因此，组合逻辑门336可以是OR-NAND组合逻辑门。

存在又一不同，即图14的逻辑门GF被接收逻辑门336的输出信号、时钟CK、扫描使能信号SE、扫描输入信号SI的反相和输出信号LAT1的输入以执行第七子逻辑操作、第八子逻辑操作、第九子逻辑操作和第十子逻辑操作的组合逻辑门334替换。具体地，组合逻辑门334对时钟信号CK和组合逻辑门336的输出信号执行第七子逻辑操作以产生第三中间信号，对扫描使能信号SE和扫描输入信号SI的反相信号执行第八子逻辑操作以产生第四中间信号，对第三中间信号和第四中间信号执行第九子逻辑操作以产生第五中间信号，对输出信号LAT1和第五中间信号执行第十子逻辑操作以输出反馈信号FB。在本实施例中，第七子逻辑操作至第十子逻辑操作中的每个分别可以是AND逻辑操作、AND逻辑操作、OR逻辑操作和NAND逻辑操作。因此，组合逻辑门334可以是2AND-OR-NAND组合逻辑门。

存在又一不同，即半导体电路330进一步包括锁存器338。锁存器338接收输出信号LAT1和时钟信号CK的反相信号的输入以输出输出信号Q。虽然为了解释方便而在图18中以D锁存器来展示锁存器338，但是本公开的范围不限制于此。在本公开的一些实施例中，锁存器338可以设置为R-S锁存器。

因此，半导体电路330可以作为将扫描使能信号SE用作选择信号的多路复用器型扫描触发器来操作。

同时，在本公开的一些其他实施例中，组合逻辑门332设置为将AND逻辑操作和NOR逻辑操作中的每个分别执行为第三子逻辑操作和第四子逻辑操作的AND-NOR组合逻辑门。组合逻辑门336设置为将AND逻辑操作和NOR逻辑操作执行为第五子逻辑操作和第六子逻辑操作的AND-NOR组合逻辑门。组合逻辑门334设置为将OR逻辑操作、OR逻辑操作、AND逻辑操作和NOR逻辑操作中的每个分别执行为第七子逻辑操作至第十子逻辑操作的2OR-AND-NOR组合逻辑门。因此，半导体电路230可以执行与上述给出的实施例的半导体电路相同的操作。

图19是包括根据本公开的实施例的半导体电路的SoC系统的框图。

参照图19，SoC 1000包括应用处理器1001和DRAM 1060。

应用处理器1001可以包括中央处理单元1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。

中央处理单元1010可以执行用于驱动SoC系统1000所需的操作。在本公开的一些实施例中，中央处理单元1010可以由包括多核的多核环境构成。

在SoC系统1000中，多媒体系统1020可以用于执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相机系统和后处理器等。

总线1030可以用于执行中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050的相互数据通信。在本公开的一些实施例中，总线1030可以具有多层结构。具体地，作为总线1030的示例，可以使用但不限于多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)。

存储器系统1040可以提供将应用处理器1001连接到外部存储器(例如，DRAM 1060)所需的环境并以高速操作。在本公开的一些实施例中，存储器系统1040可以包括控制外部存储器(例如，DRAM 1060)所需的单独的控制器(例如，DRAM控制器)。

外围电路1050可以提供将SoC系统1000平稳地连接到外部装置(例如，主板)所需的环境。因此，外围电路1050可以包括使连接到SoC系统1000的外部装置能够与SoC系统1000兼容的各种接口。

DRAM 1060可以用作应用处理器1001的操作所需的操作存储器。在本公开的一些实施例中，DRAM 1060可以如示出的那样设置在应用处理器1001的外部。具体地，DRAM 1060可以以层叠封装(PoP)的形式与应用处理器1001一起被封装。

这样的SoC 1000的构造件中的至少一种可以采用根据本公开的上面描述的实施例的半导体电路中的任何一种。

图20是包括根据本公开的实施例的半导体电路的电子系统的框图。

参照图20，包括根据本公开的实施例的半导体电路的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可以通过总线1150彼此结合。总线1150与数据移动所经过的路径对应。

控制器1110可以包括微处理器、数字信号处理器、微控制器以及能够与这些装置执行相似功能的逻辑装置中的至少一种，I/O装置1120可以包括小键盘、键盘和显示装置等。存储器装置1130可以储存数据和/或命令。接口1140可以用来向通信网络发送数据或者从通信网络接收数据。接口1140可以是有线的或无线的接口。例如，接口1140可以包括天线、或者有线或无线收发器。

虽然没有示出，但是电子系统1100也可以包括作为用于改善控制器1110的操作的操作存储器的高速DRAM或SRAM。

电子系统1100可以被应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送或接收信息的所有类型的电子产品。

电子系统1100的构造件中的至少一种可以采用根据本公开的上面描述的实施例的半导体电路中的任何一种。

图21至图23是示出可以应用根据本公开的一些实施例的半导体电路的半导体系统的示例的图。

图21示出了平板个人计算机(PC)1200，图22示出了笔记本电脑1300，图23示出了智能电话1400。根据本公开的实施例的半导体电路中的至少一种可以用在平板PC 1200、笔记本电脑1300和智能电话1400等中。

此外，对本领域技术人员来说明显的是，根据本公开的一些实施例的半导体电路也可以应用到除在这里阐述的那些装置之外的其他IC装置。即，尽管已经在上面仅描述了平板PC 1200、笔记本电脑1300和智能电话1400作为根据该实施例的半导体系统的示例，但根据本实施例的半导体系统的示例不限制于此。在本公开的一些实施例中，半导体系统可以设置为计算机、超移动PC(UNPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字照相机、三维电视机、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器和数字视频播放器等。

按照本领域的惯例，可以依据执行所描述的函数或功能的块来示出和描述实施例。在这里可被称作单元或模块等的这些块通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件和硬连线电路等的模拟和/或数字电路来物理地实现，并可以可选择地由固件和/或软件驱动。例如，电路可以在一个或更多个半导体芯片中或者在诸如印刷电路板等的基底支撑物上实现。构成块的电路可以由专用硬件、或由处理器(例如，一个或更多个已编程的微处理器和相关电路)、或由执行块的一些功能的专用硬件与执行块的其他功能的处理器的组合来实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理地分离成两个或更多个相互作用并分立的块。同样，在不脱离本公开的范围的情况下，实施例的块可以物理地组合成更多个复杂的块。

虽然已经参照本公开的示例性实施例具体地示出和描述了本公开，但是本领域普通技术人员将理解的是，在不脱离本公开如权利要求所限定的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。应当仅以描述性的意义来考虑示例性实施例，而不是出于限制的目的。