时钟电路稳定性的判别方法及装置与流程

本发明涉及时钟电路领域，具体而言，涉及一种时钟电路稳定性的判别方法及装置。

背景技术：

PLL(锁相环)或FLL(锁频环)的作用在于：根据输入的参考时钟产生所需频率的目标时钟CLK_OUT，CLK_OUT可应用到电路上。一般地，应用到电路上的时钟应该是稳定的。目前，在相关技术中，还没有给出检测目标时钟CLK_OUT是否稳定的方案。

针对上述问题，目前尚未提出有效的解决方案。

技术实现要素：

本发明实施例提供了一种时钟电路稳定性的判别方法及装置，以至少解决相关技术中无法检测锁相环或锁频环是否稳定的技术问题。

根据本发明实施例的一个方面，提供了一种时钟电路稳定性的判别方法，包括：获取上述时钟电路产生的一段用于控制上述时钟电路中的振荡器的控制字，其中，该段用于控制上述时钟电路中的振荡器的控制字包含多组控制字，上述多组控制字中的每组控制字至少包含三个控制字，上述每组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续；判断该段用于控制上述时钟电路中的振荡器的控制字中的控制字组数是否达到预设组数；若是，则确定上述时钟电路稳定。

进一步地，在上述每组控制字中所至少包含的三个控制字依次包括第一控制字、第二控制字和第三控制字的情况下，其中，上述预设逻辑关系包括：上述第二控制字大于上述第三控制字且上述第二控制字大于上述第一控制字，上述第三控制字等于上述第一控制字；或者上述第二控制字小于上述第三控制字且上述第二控制字小于上述第一控制字，上述第三控制字等于上述第一控制字。

进一步地，在获取上述时钟电路产生的一段用于控制上述时钟电路中的振荡器的控制字之前，上述方法还包括：定义目标数字信号，其中，上述目标数字信号用于记录每段控制字中的控制字组数。

进一步地，上述目标数字信号记录一段控制字中的控制字组数的步骤包括：定义一个控制字组数变量；获取一组控制字；在该组控制字中所至少包含的三个控制字满足上述预设逻辑关系且在时间上连续时，将该控制字组数变量加1，并获取下一组控制字，继续记录该段控制字中的控制字组数；在该组控制字中所至少包含的三个控制字不满足上述预设逻辑关系或在时间上不连续时，将该段控制字中的控制字组数对应的记录值清零，并开始记录下一段控制字中的控制字组数。

进一步地，上述时钟电路包括：锁相环时钟电路或锁频环时钟电路。

根据本发明的另一方面，还提供了一种时钟电路稳定性的判别装置，包括：获取单元，用于获取上述时钟电路产生的一段用于控制上述时钟电路中的振荡器的控制字，其中，该段用于控制上述时钟电路中的振荡器的控制字包含多组控制字，上述多组控制字中的每组控制字至少包含三个控制字，上述每组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续；判断单元，用于判断该段用于控制上述时钟电路中的振荡器的控制字中的控制字组数是否达到预设组数；确定单元，用于在判断为是的情况下，确定上述时钟电路稳定。

进一步地，在上述每组控制字中所至少包含的三个控制字依次包括第一控制字、第二控制字和第三控制字的情况下，其中，上述预设逻辑关系包括：上述第二控制字大于上述第三控制字且上述第二控制字大于上述第一控制字，上述第三控制字等于上述第一控制字；或者上述第二控制字小于上述第三控制字且上述第二控制字小于上述第一控制字，上述第三控制字等于上述第一控制字。

进一步地，上述装置还包括：定义单元，用于在获取上述时钟电路产生的一段用于控制上述时钟电路中的振荡器的控制字之前，定义目标数字信号，其中，上述目标数字信号用于记录每段控制字中的控制字组数。

进一步地，上述装置还包括：记录单元，用于使得上述目标数字信号记录一段控制字中的控制字组数，其中，上述记录单元包括：定义模块，用于定义一个控制字组数变量；获取模块，用于获取一组控制字；第一记录模块，用于在该组控制字中所至少包含的三个控制字满足上述预设逻辑关系且在时间上连续时，将该控制字组数变量加1，并获取下一组控制字，继续记录该段控制字中的控制字组数；第二记录模块，用于在该组控制字中所至少包含的三个控制字不满足上述预设逻辑关系或在时间上不连续时，将该段控制字中的控制字组数对应的记录值清零，并开始记录下一段控制字中的控制字组数。

进一步地，上述时钟电路包括：锁相环时钟电路或锁频环时钟电路。

在本发明实施例中，采用一种时钟电路稳定性的判别方法，通过获取时钟电路产生的一段用于控制时钟电路中的振荡器的控制字，其中，该段用于控制时钟电路中的振荡器的控制字包含多组控制字，多组控制字中的每组控制字至少包含三个控制字，每组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续；判断该段用于控制时钟电路中的振荡器的控制字中的控制字组数是否达到预设组数；若是，则确定时钟电路稳定，由于包含多组控制字满足预设逻辑关系且在时间上连续的控制字组数达到预设组数时，表明锁相环或锁频环稳定的状态，达到了检测锁相环或锁频环是否稳定的目的，从而实现了结构简洁、检测结果准确的技术效果，进而解决了相关技术中无法检测锁相环或锁频环是否稳定的技术问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的一种可选的时钟电路稳定性的判别方法的流程图；

图2是根据本发明实施例的一种可选的PLL或FLL稳定性的判别方法的流程图；

图3是根据本发明实施例的一种可选的数字PLL或FLL的结构图；

图4是根据本发明实施例的一种可选的模拟PLL或FLL的结构图；

图5是根据本发明实施例的一种可选的控制字CW随时间变化的趋势图；

图6是根据本发明实施例的一种可选的时钟电路稳定性的判别装置的示意图；

图7是根据本发明实施例的一种可选的时钟电路稳定性的判别装置的逻辑模块化的结构图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

实施例1

根据本发明实施例，提供了一种时钟电路稳定性的判别方法的方法实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图1是根据本发明实施例的一种可选的时钟电路稳定性的判别方法的流程图，如图1所示，该方法包括如下步骤：

步骤S102，获取时钟电路产生的一段用于控制时钟电路中的振荡器的控制字，其中，该段用于控制时钟电路中的振荡器的控制字包含多组控制字，多组控制字中的每组控制字至少包含三个控制字，每组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续；

步骤S104，判断该段用于控制时钟电路中的振荡器的控制字中的控制字组数是否达到预设组数；

步骤S106，若是，则确定时钟电路稳定。

也即，为了实现对时钟电路稳定性的判别，可以对时钟电路中产生的几个连续的控制字进行判断，其中，控制字满足预设逻辑关系且在时间上连续，控制字包括多组控制字。当判断该段用于控制时钟电路中的振荡器的控制字中的控制字组数达到预设组数时，即在控制字满足一定的条件下，可以认为时钟电路是稳定的，而在控制字不满足一定的条件下，可以认为时钟电路是不稳定的。

通过上述步骤，采用一种时钟电路稳定性的判别方法，通过获取时钟电路产生的一段用于控制时钟电路中的振荡器的控制字，其中，该段用于控制时钟电路中的振荡器的控制字包含多组控制字，多组控制字中的每组控制字至少包含三个控制字，每组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续；判断该段用于控制时钟电路中的振荡器的控制字中的控制字组数是否达到预设组数；若是，则确定时钟电路稳定，由于包含多组控制字满足预设逻辑关系且在时间上连续，控制字组数达到预设组数时，表明锁相环或锁频环稳定的状态，达到了检测锁相环或锁频环是否稳定的目的，从而实现了结构简洁、检测结果准确的技术效果，进而解决了相关技术中无法检测锁相环或锁频环是否稳定的技术问题。

可选地，在每组控制字中所至少包含的三个控制字依次包括第一控制字、第二控制字和第三控制字的情况下，其中，预设逻辑关系包括：第二控制字大于第三控制字且第二控制字大于第一控制字，第三控制字等于第一控制字；或者第二控制字小于第三控制字且第二控制字小于第一控制字，第三控制字等于第一控制字。

具体的，例如，PLL或FLL稳定性的判断流程如图2所示。定义三个数字信号控制字CW0、控制字CW1与控制字CW2，用于记录连续的三个CW。定义数字信号MATCH_CNT，用于记录满足条件的次数，该条件可以是CW1处于最高点(CW1>CW2且CW1>CW0)或最低点(CW1<CW2且CW1<CW0)时CW2＝CW0。定义数字信号MATCH_TIME，用于表示要求达到条件的次数，其中，MATCH_TIME可以根据实际稳定需要的情况进行设定。条件可以是CW1处于最高点或最低点时CW2＝CW0，对CW0～CW2赋予三个极限初值，随着PLL起振，CW0～CW2不断被赋予连续三个时刻的CW。CW1处于最高点或最低点时，若出现CW2＝CW0的情况，则将MATCH_CNT的值加1，不然将MATCH_CNT清0，若MATCH_CNT达到要求次数MATCH_TIME，则表示PLL达到稳定状态，输出PLL_LOCK＝1。

可选地，在获取时钟电路产生的一段用于控制时钟电路中的振荡器的控制字之前，上述方法还包括：定义目标数字信号，其中，目标数字信号用于记录每段控制字中的控制字组数。

也即，为了记录每段控制字中的控制字组数，需要在获取控制字之前，定义目标数字信号，该目标信号可以用于记录每段控制字中的控制字组数。需要说明的是，获取时钟电路产生的一段用于控制时钟电路中的振荡器的控制字可以根据实际情况确定每段控制字中的控制字组数的数量，为了更加准确的检测时钟电路的稳定性，每组控制字中也可以包含三个以上的控制字。

可选地，目标数字信号记录一段控制字中的控制字组数的步骤可以包括：定义一个控制字组数变量；获取一组控制字；在该组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续时，将该控制字组数变量加1，并获取下一组控制字，继续记录该段控制字中的控制字组数；在该组控制字中所至少包含的三个控制字不满足预设逻辑关系或在时间上不连续时，将该段控制字中的控制字组数对应的记录值清零，并开始记录下一段控制字中的控制字组数。

也即，为了实现目标数字信号记录一段控制字中的控制字组数，首先定义一个控制字组数变量，初始变量值可以是0；然后获取时钟电路中的一组控制字，该组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续时，即满足了条件时，此时将该控制字组数变量加1，并在时钟电路中获取下一组控制字，若该组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续时，即满足了条件时，此时将该控制字组数变量再次加1，若该组控制字中所至少包含的三个控制字不满足预设逻辑关系或在时间上不连续时，将该段控制字中的控制字组数对应的记录值清零。

可选地，上述时钟电路包括：锁相环时钟电路或锁频环时钟电路。本发明采用全数字的方法，结构简洁、检测结果准确，特别适用于全数字PLL(锁相环)或FLL(锁频环)，也可应于模拟PLL或FLL电路，要求是同时含有ADC电路。PLL(锁相环)或FLL(锁频环)是否稳定决定了输出的CLK_OUT(时钟输出)是否稳定的方案。

本发明可以应用于数字PLL(锁相环)或FLL(锁频环)，如图3所示,图3是根据本发明实施例的一种可选的数字PLL或FLL的结构图。数字PLL结构包括PD(鉴相器)、LPF(滤波器)、DCO(数字振荡器)与DIV(分频器)，其中LPF输出CW(控制字)对DCO(数字振荡器)进行控制。

本发明也可以应用于模拟PLL(锁相环)或FLL(锁频环)，如图4所示,图4是根据本发明实施例的一种可选的模拟PLL或FLL的结构图。模拟PLL结构包括PD(鉴相器)、LPF(滤波器)、VCO(压控振荡器)与DIV(分频器)。一般的SoC设计中都会包含ADC(模数转换模块)，利用该模块，可以将LPF输出的模拟控制信号数字化得到CW(控制字)，用于PLL稳定的判断。

一般CW的变化趋势如图5所示,图5是根据本发明实施例的一种可选的控制字CW随时间变化的趋势图。PLL开始工作之后，CW会随之增大(或由大到小)，趋于稳定时会出现振荡，但会逐步收敛并最终趋于稳定。因此，CW的振荡变化就成为了PLL稳定的判断因素。

实施例2

根据本发明的另一方面，还提供了一种时钟电路稳定性的判别装置的装置实施例，图6是根据本发明实施例的一种可选的时钟电路稳定性的判别装置的示意图，包括：获取单元20，用于获取时钟电路产生的一段用于控制时钟电路中的振荡器的控制字，其中，该段用于控制时钟电路中的振荡器的控制字包含多组控制字，多组控制字中的每组控制字至少包含三个控制字，每组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续；判断单元40，用于判断该段用于控制时钟电路中的振荡器的控制字中的控制字组数是否达到预设组数；确定单元60，用于在判断为是的情况下，确定时钟电路稳定。

通过上述实施方式，由于包含多组控制字满足预设逻辑关系且在时间上连续，控制字组数达到预设组数时，表明锁相环或锁频环稳定的状态，达到了检测锁相环或锁频环是否稳定的目的，从而实现了结构简洁、检测结果准确的技术效果，进而解决了相关技术中无法检测锁相环或锁频环是否稳定的技术问题。

可选地，在每组控制字中所至少包含的三个控制字依次包括第一控制字、第二控制字和第三控制字的情况下，其中，预设逻辑关系包括：第二控制字大于第三控制字且第二控制字大于第一控制字，第三控制字等于第一控制字；或者第二控制字小于第三控制字且第二控制字小于第一控制字，第三控制字等于第一控制字。

可选地，上述装置还包括：定义单元，用于在获取时钟电路产生的一段用于控制时钟电路中的振荡器的控制字之前，定义目标数字信号，其中，目标数字信号用于记录每段控制字中的控制字组数。

可选地，上述装置还包括：记录单元，用于使得目标数字信号记录一段控制字中的控制字组数，其中，记录单元包括：定义模块，用于定义一个控制字组数变量；获取模块，用于获取一组控制字；第一记录模块，用于在该组控制字中所至少包含的三个控制字满足预设逻辑关系且在时间上连续时，将该控制字组数变量加1，并获取下一组控制字，继续记录该段控制字中的控制字组数；第二记录模块，用于在该组控制字中所至少包含的三个控制字不满足预设逻辑关系或在时间上不连续时，将该段控制字中的控制字组数对应的记录值清零，并开始记录下一段控制字中的控制字组数。

需要说明的是，本发明实施例中的时钟电路稳定性的判别装置可以通过图7所示的逻辑模块化结构来实现。如图7所示，该逻辑模块化结构主要包括四个模块：INI T_REG模块获取配置的信息，包括CW0～CW2的初始值、MATCH_TIME值；CW LATCH&COMPARE获取连续的CW0～CW2，并进行比较判断，看是否满足条件，该条件即CW1处于最高点(CW1>CW2且CW1>CW0)或最低点(CW1<CW2且CW1<CW0)时CW2＝CW0；MATCH_CNT GEN判断并获取MATCH_CNT值；LOCK_JUDGE判断MATCH_CNT值是否符合要求，即MATCH_CNT值是否达到MATCH_TIME值，并输出PLL_LOCK状态，其中，若达到，则PLL_LOCK＝1，否则，PLL_LOCK＝0。

可选地，上述时钟电路可以包括：锁相环时钟电路或锁频环时钟电路。本发明可应用于任何含有PLL或FLL的芯片或电路中，如MCU或SoC。结构简洁、检测结果准确，特别适用于全数字PLL或FLL，也可应于模拟PLL或FLL电路，要求是同时含有ADC电路。

需要说明的是，实施例2中装置部分的各实施方式与实施例1中方法部分的各实施方式是相对应的，可参考实施例1中的说明，在此不再赘述。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。