六输入端组合逻辑电路的晶体管级实现方案的电路的制作方法

本发明涉及一种组合逻辑的电路，特别是涉及一种六输入端组合逻辑电路的晶体管级实现方案的电路。

背景技术：

现有技术实现该五输入端组合逻辑的电路存在以下缺点和不足之处：

一，电路复杂、所需逻辑门数目较多

现有技术要实现逻辑Y＝～((A·B·C·D·(E+F))，经硬件描述语言Verilog代码编辑，然后综合后会是如图2所示：分三级来实现，其调用了1个反相器、1个3输入端或非门、2个2输入端与非门和1个2输入端或非门。

二，信号传输延迟大

信号经此三级门的传输，由于门本身固有的延迟，从输入到输出的总的传输延迟加大。输入到输出的传输延迟太大，对于频率高，对信号延迟大小很关心的电路将会是致命的。

三，所需电路成本高

由于现有电路使用了1个反相器(1PMOS+1NMOS共2个晶体管)、1个3输入端或非门(3PMOS+3NMOS共6个晶体管)、2个2输入端与非门(2PMOS+2NMOS共4个晶体管)和1个2输入端或非门(2PMOS+2NMOS共4个晶体管)，这总体是需要20个晶体管的，由于晶体管数目较多，导致其所占用的硅片面积较大。

技术实现要素：

本发明所要解决的技术问题是提供一种六输入端组合逻辑电路的晶体管级实现方案的电路，其能够通过削减晶体管数目来实现，本方案只需要12个晶体管，这达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

本发明是通过下述技术方案来解决上述技术问题的：一种六输入端组合逻辑电路的晶体管级实现方案的电路，其包括第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管，第一三极管栅极与第七三极管栅极相连，第一三极管漏极与第二三极管漏极相连，第二三极管源极与第一三极管源极相连，第二三极管栅极与第八三极管栅极相连，第二三极管漏极与第三三极管漏极相连，第二三极管漏极与第三三极管漏极相连，第三三极管栅极与第九三极管栅极相连，第四三极管漏极与第三三极管漏极相连，第四三极管源极与第三三极管源极相连，第四三极管栅极与第十三极管栅极相连，第五三极管漏极与第四三极管漏极相连，第五三极管源极与第六三极管漏极相连，第五三极管栅极与第十一三极管栅极相连，第六三极管源极与第四三极管源极相连，第六三极管栅极与第十二三极管栅极相连，第七三极管漏件与第一三极管源极相连，第七三极管源极与第八三极管漏极相连，第八三极管源极与第九三极管漏极相连，第九三极管源极与第十三极管漏极相连，第十三极管源极与第十一三极管漏极相连，第十一三极管源极与第十二三极管源极相连，第十二三极管漏极与第十一三极管漏极相连，第十二三极管源极与一个接地端相连。

优选地，所述第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管都为PMOS管，第七三极管、第八三极管、第九三极管、第十三极管、第十一三极管、第十二三极管都为NMOS管。

本发明的积极进步效果在于：本发明能够通过削减晶体管数目来实现，晶体管数目从20个被消减到12个，这达到了降低晶体管数目的目的，最终实现了达到同样的逻辑功能所占用的硅片面积的大幅削减的目的。

附图说明

图1为本发明的电路图。

图2为现有技术的原理图。

具体实施方式

下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。

如图1所示，本发明六输入端组合逻辑电路的晶体管级实现方案的电路包括第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第八三极管Q8、第九三极管Q9、第十三极管Q10、第十一三极管Q11、第十二三极管Q12，第一三极管Q1栅极与第七三极管Q7栅极相连，第一三极管Q1漏极与第二三极管Q2漏极相连，第二三极管Q2源极与第一三极管Q1源极相连，第二三极管Q2栅极与第八三极管Q8栅极相连，第二三极管Q2漏极与第三三极管Q3漏极相连，第二三极管Q2漏极与第三三极管Q3漏极相连，第三三极管Q3栅极与第九三极管Q9栅极相连，第四三极管Q4漏极与第三三极管Q3漏极相连，第四三极管Q4源极与第三三极管Q3源极相连，第四三极管Q4栅极与第十三极管Q10栅极相连，第五三极管Q5漏极与第四三极管Q4漏极相连，第五三极管Q5源极与第六三极管Q6漏极相连，第五三极管Q5栅极与第十一三极管Q11栅极相连，第六三极管Q6源极与第四三极管Q4源极相连，第六三极管Q6栅极与第十二三极管Q12栅极相连，第七三极管Q7漏件与第一三极管Q1源极相连，第七三极管Q7源极与第八三极管Q8漏极相连，第八三极管Q8源极与第九三极管Q9漏极相连，第九三极管Q9源极与第十三极管Q10漏极相连，第十三极管Q10源极与第十一三极管Q11漏极相连，第十一三极管Q11源极与第十二三极管Q12源极相连，第十二三极管Q12漏极与第十一三极管Q11漏极相连，第十二三极管Q12源极与一个接地端相连。

所述第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6都为PMOS管，第七三极管Q7、第八三极管Q8、第九三极管Q9、第十三极管Q10、第十一三极管Q11、第十二三极管Q12都为NMOS管。

本发明可做成标准单元(standard cell)，以方便以后使用时调用。

以上所述的具体实施例，对本发明的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。