本发明涉及一种转换电路，特别是涉及一种低压到高压的电平转换电路。
背景技术：
现有技术实现的电平转换电路有多种，但不同程度的存在如下缺陷：
一，电路复杂、所需晶体管数目较多，大都分三大级来实现。
二，信号传输延迟大，信号从输入到输出的传输延迟太大，对于频率高，可以分给电平转换电路延迟用时小的地方会遇到很大的瓶颈。
三，所需电路成本高，由于现有电路使用的晶体管数目较多，导致其所占用的硅片面积较大。
技术实现要素：
本发明所要解决的技术问题是提供一种电平转换电路，其电路简单，所需晶体管数目较少，降低成本。
本发明是通过下述技术方案来解决上述技术问题的：一种电平转换电路，其特征在于，其包括低压NMOS晶体管、第一高压PMOS晶体管、第二高压PMOS晶体管、第三高压PMOS晶体管、第一高压NMOS管、第二高压NMOS管，低压NMOS晶体管的栅极接低的电源电压，第一高压NMOS晶体管的栅极和低压NMOS晶体管的源极连接，第一高压PMOS晶体管的漏极、第二高压PMOS晶体管的栅极都与低压NMOS晶体管的漏极连接，第一高压NMOS管的源极、第二高压NMOS管的源极都接地，第一高压PMOS晶体管的栅极、第二高压PMOS晶体管的漏极、第三高压PMOS晶体管的栅极、第二高压NMOS管的栅极都与第一高压NMOS管的漏极连接，第一高压PMOS晶体管的源极、第二高压PMOS晶体管的源极都与第三高压PMOS晶体管源极连接并连接至较高的电源。
优选地，所述低压NMOS晶体管作为传输门，低压NMOS晶体管始终是导通的。
优选地，所述第一高压PMOS晶体管作为上拉晶体管。
本发明的积极进步效果在于：
一，本发电路简单，所需晶体管数目较少，通过削减晶体管数目来实现，本电路信号通路只用了六个晶体管，降低成本。
二，信号传输延迟小，通过消减电路前后逻辑级数来实现，本电路总共二级反相器和一级传输门。
三，达到了降低晶体管数目的目的，最终实现了电平转换电路所占用的硅片面积的缩减。
附图说明
图1为本发明电平转换电路的电路图。
具体实施方式
下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。
如图1所示，本发明电平转换电路包括低压NMOS晶体管M0、第一高压PMOS晶体管MP0、第二高压PMOS晶体管MP1、第三高压PMOS晶体管MP2、第一高压NMOS管MN1、第二高压NMOS管MN2，低压NMOS晶体管的栅极接低的电源电压VDD_L，第一高压NMOS晶体管MN1的栅极和低压NMOS晶体管的源极连接，第一高压PMOS晶体管MP0的漏极、第二高压PMOS晶体管MP1的栅极都与低压NMOS晶体管的漏极连接，第一高压NMOS管MN1的源极、第二高压NMOS管MN2的源极都接地，第一高压PMOS晶体管MP0的栅极、第二高压PMOS晶体管MP1的漏极、第三高压PMOS晶体管MP2的栅极、第二高压NMOS管MN2的栅极都与第一高压NMOS管MN1的漏极连接，第一高压PMOS晶体管MP0的源极、第二高压PMOS晶体管MP1的源极都与第三高压PMOS晶体管MP2连接。
低压NMOS晶体管M0作为传输门，低压NMOS晶体管的栅极接低的电源电压VDD_L，低压NMOS晶体管始终是导通的。第一高压PMOS晶体管MP0作为上拉晶体管。
如图1所示，其中，VDD_L是低的电源电压；VDD_H是高的电源电压；VSS是共用的地(Ground或gnd)。
输入信号IN是低电压的逻辑信号，经一直处于打开状态的低压NMOS晶体管M0后到节点IN1，此节点通过第一高压PMOS晶体管MP0与VDD_H相连接，第一高压PMOS晶体管MP0的栅极与节点OUT_b相连接，节点IN1同时直接驱动第二高压PMOS晶体管MP1的栅极。输入信号IN同时直接驱动第一高压NMOS晶体管MN1的栅极。由第二高压PMOS晶体管MP1和第一高压NMOS管MN1的输出得到节点OUT_b，OUT_b经第三高压PMOS晶体管MP2和第二高压NMOS管MN2构成的反相器得到输出节点OUT。OUT是高电平摆幅的信号，与输入的低电平摆幅的IN对应，OUT比IN略有延迟。
本发明的电路工作过程如下：
重点放在节点IN从“0”到“1”和从“1”到“0”两个状态的转变过程：
一，IN从“0”到“1”：
由于IN是直接驱动MN1，不需要经过M0，这减少了信号的传输延迟；
由于IN的最高电压是VDD_L，高压晶体管MN1将处于弱导通状态；
由于IN是“0”时，IN1是“0”(0V)，MP1是导通的，OUT_b是逻辑高电平“1”(VDD_H)，此时MP0是截止的；当本过程IN从“0”到“1”时，透过M0，IN1的节点电压也会由此逐步被抬升，这会导致MP1会逐步关闭，从VDD_H经MP1流向OUT_b的电流在逐步缩小，同时由于MN1处于弱导通，会有经MN1流向VSS的电流，这个电电流会把OUT_b向VSS方向下拉，OUT_b的电压会逐步下降；下降的OUT_b会把MP0逐步打开，这会有一个逐步加大的电流从VDD_H经MP0流向IN1，节点IN1的电压会在这个电流的作用下逐步被抬升；这个电压被抬升的IN1又加速了上述的进程；
最终，节点IN1被MP0拉向VDD_H，OUT_b被MN1拉向VSS，经过MP2和MN2构成的反相器后OUT点被MP2拉向VDD_H，这就实现了IN从“0”到“1”(VDD_L)，OUT从“0”到“1”(VDD_H)的转变。
本过程能够得以顺利实现，MP0栅极连接至OUT_b点构成的反馈发挥了作用。
二，IN从“1”到“0”：
MN1将很快截止(由于IN是直接驱动MN1，不需要经过M0，这减少了信号的传输延迟)；
由于IN是“1”时，IN1是“1”，当本过程IN从“1”到“0”时，透过M0，节点IN1的电压也会由此逐步下拉，MP1逐渐打开，电流从VDD_H经MP1流向OUT_b，由此OUT_b的电位逐步被拉高；这个被逐步拉高的OUT_b逐步把MP0关闭，从VDD_H经MP0流向点IN1的电流在逐步减小；
随着IN从“1”到“0”的转变过程的进行，IN透过M0近一步把IN1向VSS方向下拉，这会促使上述过程加速进行。
最终IN1变成“0”，OUT_b变成了VDD_H；
OUT_b从“0”到“1”的过程时，经过MP2和MN2构成的反相器，节点OUT的状态会从“1”到“0”转换。
1.如图1所示，前一步所讲的(低电压摆幅的)IN从“0”到“1”和从“1”到“0”的2个过程完成了数字电路逻辑“0”和“1”的相互转换，对应的高电压区域的OUT点也会相应的完成高电压摆幅的数字电路逻辑“0”和“1”的相互转换。
这最终实现了低电源工作区低电压摆幅的IN到高电源工作区的高电压摆幅的OUT的电平转换。
以上所述的具体实施例，对本发明的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。