芯片内环振校准系统的制作方法

本实用新型属于SOC集成电路的设计领域，尤其涉及一种芯片内环振校准系统。

背景技术：

随着电子产品向小型化、高集成度发展，片外的功能逐渐向片内移植，如时钟系统、复位系统等。片内时钟系统通常通过环形晶体振荡器（ROSC）实现，由于环形晶体振荡器极易受到生产工艺、工作环境温度、工作电压影响在工作过程中产生偏差，使得对时钟频率精度要求高的应用场合发生通信错误，因此需要在芯片内部集成环振校准系统保证环振输出频率的精度。

专利CN201310214856提出了一种USB从设备的系统时钟自动校准系统和方法，解决了USB应用下系统时钟因工作温度和工作电压波动偏离USB工作要求的问题。专利《一种利用UART通讯校准时钟的方法及装置》解决了UART应用下系统时钟因工作温度和工作电压波动偏离UART工作要求的问题。专利CN104901690A提出了一种在测试阶段自动校准环振的方法和装置，解决了内置环振因生产工作引起的偏差问题。芯片设计和生产成本高昂，通常希望一颗SOC芯片的应用扩展性好，可应用在多个应用领域，系统时钟校准系统应具有应用场景的适应性。专利CN201310214856的系统时钟校准系统只适用于USB应用场景，而专利《一种利用UART通讯校准时钟的方法及装置》只适用于UART应用场景，另外这两个专利解决了正常工作模式下的系统时钟因工作温度和工作电压波动引起的时钟偏差，还需要设计测试模式下的时钟校准电路以适应生产工艺引入的精度偏差。专利CN104901690A解决了测试模式下的时钟校准问题，但是该电路与芯片功能分开，为测试模式下独占，需要独立设计，占用一定的芯片面积。

技术实现要素：

本实用新型提供了一种减小了校准系统的复杂度、缩减了面积开销、应用场景的适应性好、可灵活调整测试时间和校准精度的芯片内环振校准系统。

本实用新型采用的技术方案是：

芯片内环振校准系统，包括控制单元，其特征在于：所述控制单元上连接有作为芯片内时钟源的内置环振、存储校准值的非易失性存储器，所述内置环振上连接有将其输出的时钟整形并分频调整数字频率计的时钟输入频率的分频器，所述分频器与在有效的计数使能周期内对被测时钟的上升沿进行累进计数并将计数结果输出给比较器的数字频率计连接，所述数字频率计的输入端与外部引入的被测时钟源连接，所述被测时钟源包括可供选择的工作模式下的参考时钟源和测试模式下的测试时钟源，所述参考时钟源包括多路可供选择的对应不同芯片应用领域的参考时钟，所述数字频率计的输出端与将其输出的结果和控制单元设置的校准目标值和校准阈值进行比较后输出比较结果给控制单元的比较器连接，所述比较器与根据其输出的比较结果对校准控制字进行调整并将调整值配置到内置环振的控制单元连接。本实用新型通过同时设置参考时钟源和测试时钟源使该校准系统可同时在测试模式下和功能模式下使用，设计不重复，节省芯片面积；本实用新型的参考时钟源的每个参考时钟可对应一个芯片应用领，应用场景适应性好，方便芯片多应用推广；同时校准系统与功能控制器分开，设计难度低。

进一步，所述被测时钟源与产生对应的适合数字频率计使用的计数使能信号的整形器连接。整形器1~整形器n调整对应的参考时钟，整形器n+1调整对应的测试时钟，如分频器、反相器，产生对应的适合数字频率计使用的计数使能信号。

进一步，所述参考时钟源与测试时钟源通过第二选择器与数字频率计连接。第二选择器区分正常工作模式或测试模式，工作模式下选择参考时钟源，测试模式下选择测试时钟源，第二选择器的选择信号由外部的测试使能（TEST_EN）控制。

进一步，所述参考时钟源分别与第一选择器连接，所述第一选择器与控制其选择信号的控制单元连接，所述第一选择器的输出端与第二选择器连接。第一选择器应用在工作模式下，针对不同的应用选择不同的计数使能信号，第一选择器的选择信号由控制单元控制。

本实用新型的工作流程如下：

1.在中测或成测阶段，TEST_EN拉高使芯片工作在测试模式，选择测试时钟为参考时钟；

2.依据测试时钟的周期性，通过控制单元配置校准系统的校准目标值和校准阈值；

3.控制单元启动校准系统；

4.控制单元跟踪校准过程和状态，依据比较器的结果对校准控制字进行调整，并将调整值配置到内置环振，直到环振频率输出处于标准频区；

5.测试逻辑将处于标准频区的环振控制字写入芯片内非易失性存储器指定的存储区；

6.至此，测试阶段环振校准结束，矫正了由于芯片生产工艺偏差引起的频偏；

7.功能模式下（TEST_EN置低）芯片上电，芯片读出存在非易失性存储器指定的存储区的环振校准字，控制单元将该控制器配置给内置环振；

8.依据应用场景通过控制单元选择合适的参考时钟；

9.控制单元启动校准系统；

10.控制单元跟踪校准过程和状态，依据比较器的结果对校准控制字进行调整，并将调整值配置到内置环振，调整由于工作电压和工作温度波动引起的频偏；此阶段进行实时校准，校准成功后，校准值维持稳定或细小波动。

本实用新型的有益效果：

（1）同时适用于测试模式下平衡生产工艺偏差的粗校准，和功能模式下平衡工作温度和工作电压的细校准，减小了校准系统的复杂度，缩减了面积开销；

（2）应用场景的适应性好，只要该应用场景下有确定周期信息或电平宽度信息的信号，就可以利用进行时钟系统校准；

（3）与功能控制器独立，不需要对功能控制器（如USB控制器、RTC、UART）做任何修改；

（4）可灵活调整测试时间和校准精度，通过调整校准标准值范围平衡校准时间和校准精度；

（5）可灵活选择用于校准的参考时钟电平宽度，通过调整校准阈值在期望的参考时钟宽度下进行频率校准。

附图说明

图1是本实用新型的结构图。

图2是本实用新型的数字频率计结果频区划分图。

图3是本实用新型的应用实例功能框图。

图4是本实用新型的参考时钟选择功能框图。

具体实施方式

下面结合具体实施例来对本实用新型进行进一步说明，但并不将本实用新型局限于这些具体实施方式。本领域技术人员应该认识到，本实用新型涵盖了权利要求书范围内所可能包括的所有备选方案、改进方案和等效方案。

参照图1，芯片内环振校准系统，包括控制单元1，所述控制单元1上连接有作为芯片内时钟源的内置环振2、存储校准值的非易失性存储器3，所述内置环振2上连接有将其输出的时钟整形并分频调整数字频率计5的时钟输入频率的分频器4，所述分频器4与在有效的计数使能周期内对被测时钟的上升沿进行累进计数并将计数结果输出给比较器6的数字频率计5连接，所述数字频率计5的输入端与外部引入的被测时钟源连接，所述被测时钟源包括可供选择的工作模式下的参考时钟源和测试模式下的测试时钟源，所述参考时钟源包括多路可供选择的对应不同芯片应用领域的参考时钟，所述数字频率计5的输出端与将其输出的结果和控制单元1设置的校准目标值和校准阈值进行比较后输出比较结果给控制单元的比较器6连接，所述比较器6与根据其输出的比较结果对校准控制字进行调整并将调整值配置到内置环振2的控制单元1连接。本实用新型通过同时设置参考时钟源和测试时钟源使该校准系统可同时在测试模式下和功能模式下使用，设计不重复，节省芯片面积；本实用新型的参考时钟源包括参考时钟1~参考时钟n，为芯片外部应用引入的周期信号，该信号按一定的协议具有确定的周期信息或电平宽度信息，每个参考时钟可对应一个芯片应用领域，在工作模式下使用，应用场景适应性好，方便芯片多应用推广；同时校准系统与功能控制器分开，设计难度低。

本实施例所述被测时钟源与产生对应的适合数字频率计5使用的计数使能信号的整形器连接。整形器1~整形器n调整对应的参考时钟，整形器n+1调整对应的测试时钟，如分频器、反相器，产生对应的适合数字频率计使用的计数使能信号。

本实施例所述参考时钟源与测试时钟源通过第二选择器8与数字频率计5连接。第二选择器8区分正常工作模式或测试模式，工作模式下选择参考时钟源，测试模式下选择测试时钟源，第二选择器8的选择信号由外部的测试使能（TEST_EN）控制。

本实施例所述参考时钟源分别与第一选择器7连接，所述第一选择器7与控制其选择信号的控制单元1连接，所述第一选择器7的输出端与第二选择器8连接。第一选择器7应用在工作模式下，针对不同的应用选择不同的计数使能信号，第一选择器7的选择信号由控制单元1控制。

本实施例所述分频器4为分频电路，将环振输出时钟整形到50%的占空比，并分频调整数字频率计5的时钟输入频率（被测时钟）。

本实施例所述控制单元1为该系统和装置的控制部件，其功能有：

1.设置校准系统的校准目标值（STD_MIN、STD_MAX）和校准阈值（THRESDOLD_MIN、THRESHOLD_MAX），满足THRESDOLD_MIN< STD_MIN< STD_MAX< THRESHOLD_MAX；

2.启动校准系统；

3.跟踪校准过程和状态，依据比较器的结果对校准控制字进行调整，并将调整值配置到内置环振；

本实施例所述比较器6将数字频率计5的结果与校准目标值和校准阈值进行比较，输出比较结果。依据校准目标值和校准阈值将当前环振频率分为五个区，如图2所示，不同的区内环振执行不同的调整动作。

对应的，数字频率计5显示当前环振为低频区/高频区时，需调整控制字将环振频率向标准频区靠近，直到数字频率计显示当前环振为标准频区；数字频率计显示当前环振为过低频区/过高频区时，环振的控制器不作调整，保持当前频率输出。

校准标准值的范围（标准频区）决定了校准的期望精度，范围越小期望精度越高，校准时间越长，校准成功率越低；范围越大期望精度越低，校准时间越短，校准成功率越高。在测试阶段可将标准值范围设置稍大，对环振进行粗校准以平衡生产工艺偏差，缩小测试时间，节省测试成本；在功能阶段应缩小标准值范围，对环振进行细校准以平衡工作温度和工作电压波动，提高校准精度。对不同的应用场景标准值范围可灵活设置，如USB应用时钟精度要求±2%，UART应用时钟精度要求±5%，标准值范围在USB应用下就要比在UART应用下小。

本实用新型设置过低频区和过高频区的目的有两个：

1.过滤掉参考时钟的异常突变，防止参考信号的随机干扰对内置环振进行错误调整；

2.选择性地过滤校准条件，如UART作为参考时钟时，设置过低频区和过高频区可以选择多少个连续低电平周期进行校准；

本实用新型的内置环振的控制字调整如表1所示。

表环振控制字调整表

1.数字频率计计数值大于目标值STD_MAX，则表明环振输出频率偏高，调整校准值使环振频率输出降低；

2.数字频率计计数值小于目标值STD_MIN，则表明环振输出频率偏低，调整校准值使环振频率输出升高；

3.数字频率计计数值在目标值内，则表明环振输出频率满足要求，校准值不变；

4.数字频率计计数值在阈值外（小于THRESHOLD_MIN或大于THRESHOLD_MAX），则表明针对该周期参考时钟不对内置环振进行校准操作，校准值保持不变。

本实施例所述内置环振2是一模拟组件，产生芯片内的时钟源，外部可控制其预留的控制字调整输出时钟的频率。

本实施例所述非易失性存储器3为掉电后数据不丢失的存储介质，通常为FLASH、EEPROM等，用于存放测试模式下的校准值，芯片在功能模式下上电后将该值写入内置环振的控制字。

本实用新型的工作流程如下：

1.在中测或成测阶段，TEST_EN拉高使芯片工作在测试模式，选择测试时钟为参考时钟；

2.依据测试时钟的周期性，通过控制单元配置校准系统的校准目标值和校准阈值；

3.控制单元1启动校准系统；

4.控制单元1跟踪校准过程和状态，依据比较器6的结果对校准控制字进行调整，并将调整值配置到内置环振2，直到环振频率输出处于标准频区；

5.测试逻辑将处于标准频区的环振控制字写入芯片内非易失性存储器3指定的存储区；

6.至此，测试阶段环振校准结束，矫正了由于芯片生产工艺偏差引起的频偏；

7.功能模式下（TEST_EN置低）芯片上电，芯片读出存在非易失性存储器3指定的存储区的环振校准字，控制单元1将该控制器配置给内置环振2；

8.依据应用场景通过控制单元1选择合适的参考时钟；

9.控制单元1启动校准系统；

10.控制单元1跟踪校准过程和状态，依据比较器6的结果对校准控制字进行调整，并将调整值配置到内置环振2，调整由于工作电压和工作温度波动引起的频偏；此阶段进行实时校准，校准成功后，校准值维持稳定或细小波动。

本实用新型的一种具体应用为基于ARM Cortex-M0的SOC芯片，如图3所示，内置电源转换单元（LDO50TO33、LDO33TO18），复位管理单元，存储器（SRAM、ROM、FLASH），总线系统为AHB Lite总线，外设通过该总线与CPU通信。该SOC芯片内置96MHz环振，系统控制管理单元（SCM）管理芯片的时钟和复位，内置环振经校准后的输出作为时钟管理单元的输入，时钟管理单元也可以选择外部低频时钟输入（EXT12M）作为时钟源。环振校准系统位于系统控制管理模块（SCM）内，在测试模式下和功能模式下对内置环振进行时钟精度的校准。

在功能模式下环振校准系统有四个参考时钟源，如图4所示：

USB_SOF ：芯片工作状态下，USB上位机与芯片通讯，USB控制器会产生周期性的帧开始信号(SOF)。上位机每隔125us（高速USB）或1ms（全速或低速USB）发送一个SOF包。在USB应用场合，USB_SOF可选择为参考时钟对内置环振进行校准。USB_SOF经分频器1进行两分频产生周期信号，该周期信号的高电平周期作为计数使能信号，对被测时钟进行计数。

UART_SIN：UART为一种异步串行通信总线，收发双方按约定的数据格式和波特率进行异步采样。波特率为每秒传送的位数，实际上给出了UART通讯时每一位数据占用的时间，UART_SIN为UART主设备往芯片发送的串行数据。在UART应用场合，UART_SIN可选择为参考时钟对内置环振进行校准。UART_SIN经反相器后，其起始位和原低电平位变为高电平，此高电平作为计数使能信号，对被测时钟进行计数。为了选择单位高电平或多位连续高电平使能计数，可配置校准阈值和校准标准值过滤掉不需要校准的高电平周期。

EXT32K：EXT32K通过专用的时钟IO从芯片外部输入，该时钟具有极高的精度（32KHz），RTC工作在该时钟下，对芯片定时休眠和唤醒。在需要RTC的应用领域，EXT32K可选择为参考时钟对内置环振进行校准。EXT32K经分频器后产生更低频率的周期信号，该周期信号的高电平周期作为计数使能信号，对被测时钟进行计数。

EXT12M：EXT12M通过专用的时钟IO从芯片外部输入，该时钟具有极高的精度（12MHz），通常该时钟经过PLL产生高频时钟作为芯片的系统时钟。该实施例中可选择用EXT12M作为参考时钟对96M的内置环振进行校准，等效于将12MHz的时钟输入倍频到96MHz，用环振替换PLL，规避了PLL的设计风险，减少了的PLL的面积损耗。EXT12M经分频器后产生更低频率的周期信号，该周期信号的高电平周期作为计数使能信号，对被测时钟进行计数。

在测试模式下环振校准系统利用一个周期性时钟源（TEST_CLK）作为参考时钟，该时钟通过专用GPIO从测试机台灌入。测试模式下TEST_CLK经分频器后产生更低频率的周期信号，该周期信号的高电平周期作为计数使能信号，对被测时钟进行计数校准，校准后的环振控制字写入芯片内嵌FLASH。

芯片通过TEST_EN区分环振校准系统工作在测试模式下还是功能模式下。测试模式下校准的结果写入内嵌FLASH，目的是矫正芯片生产的工艺参数偏差对环振精度的影响。功能模式下上电时将存在内嵌FLASH的校准值读出并配置给内置环振，并依据应用场景选择可用的参考时钟源，启动功能模式下的环振校准系统对内置环振实时校准，目的是矫正工作温度和工作电压的波动对环振精度的影响。

本应用实例在功能模式下依据应用可选择四个参考时钟源，具有极高的灵活性，极大地扩展了芯片的应用场景。