一种可由SPI配置数字域时钟相位的DDS系统的制作方法

本发明涉及一种dds系统，尤其涉及一种可由spi配置数字域时钟相位的dds系统。本发明直接应用于信号处理领域。

背景技术：

直接数字频率合成(dds，directdigitalsynthesizer)是一种直接采用数字技术产生数字波形，再由数模转换器(dac，digitalanalogconvert)转换成模拟波形输出的高效频率合成技术，它具有频率分辨率高、频率切换快、频率切换时相位连续等优点，因而广泛应用于雷达、通信、软件无线电等系统中。

传统的dds如图1所示，dds系统首先需要在数字域对输入频率控制字完成相位累加和相幅转换功能再将处理后的幅度信号送到模拟域。由于数字域时钟频率一般很难在高频(1ghz以上)的系统时钟下实现复杂数字信号处理，因此需要首先对系统时钟进行分频处理，让数字域在系统时钟的二分频下完成数字运算，然后在模拟域对低频数字信号进行时分复用，对数据进行mux二合一，使得数据转换到原来系统时钟的频率下传送到数模转换器内。其中模拟域的mux单元选通信号是时钟管理单元输出高频系统时钟经过模拟域的时钟树延迟后形成的控制信号，而该mux单元的输入信号是经过相幅转换后由数字域输出的幅度信号。

传统dds系统的系统时钟是由时钟管理单元生成并输出到数字域和模拟域，但是数字域的时钟和模拟域的时钟路径完全不同，造成两路时钟的延迟也不同。尽管在设计阶段通常会对数字域时钟树和模拟域时钟树的延迟进行差异最小化处理，但是由于工艺、温度、电压等影响，也不能避免最终芯片测试阶段数字域时钟树和模拟域时钟树延迟完全一致，从而可能导致在mux单元进行数据二合一时，模拟域mux输入端的数据变化时刻和mux控制信号变化时刻不能保持一致，最终输出到dac的数据可能出现时序错乱。

技术实现要素：

为了克服上述常规dds系统的数字域时钟树和模拟域时钟树延迟不同导致mux单元时序错乱的潜在风险，本发明提供了一种可由spi配置数字域时钟相位的dds系统，用于调节数字域输出数据的延迟时间。

本发明的目的通过如下技术方案来实现的：一种可由spi配置数字域时钟相位的dds系统，包括时钟管理单元、spi灵活配置的时钟延迟模块、spi配置模块、时钟分频器、时钟延迟单元、乘法器单元、相位累加器、加法器单元、相幅转换器i、相幅转换器ii、寄存器i、寄存器ii、mux选择单元、数模转换器、数字域时钟树延迟结构和模拟域时钟树延迟结构；

时钟管理单元，其一个输入端接dds系统的输入参考时钟ref_clk，通过锁相环电路生成时钟信号sys_clk，模拟域时钟树延迟结构对时钟信号sys_clk延迟生成延迟信号sys_clk_dly；spi配置模块，通过spi配置生成spi控制信号，该spi控制信号作为spi灵活配置的时钟延迟模块的输入信号；spi灵活配置的时钟延迟模块，其一个输入端接时钟管理单元输出的时钟信号sys_clk，其另一个输入端接spi配置模块输出的spi控制信号；时钟分频器，用于完成对spi灵活配置的时钟延迟模块的输出信号sys_clk_dly2的二分频；时钟延迟单元，用于对系统外部输入的数据频率控制字fcw延迟一个dds时钟周期后输出；数字域时钟树延迟结构对时钟分频器的输出信号sys_clk_div_dly2延迟生成延迟信号sys_clk_div_dly3；乘法器单元，用于对系统外部输入的数据频率控制字fcw进行2倍相乘后输出；相位累加器，用于每隔一个dds时钟周期对乘法器单元的输出进行累加；加法器单元，用于对时钟延迟单元的输出信号频率控制字fcw2与相位累加器的输出信号pow1进行相加；相幅转换器i，用于完成从相位累加器的输出信号pow1到幅度amp1的转化；相幅转换器ii，用于完成从加法器单元的输出信号pow2到幅度amp2的转化；寄存器i，用于实现幅度amp1在数字域时钟树延迟信号sys_clk_div_dly3的同步；寄存器ii，用于实现幅度amp2在数字域时钟树延迟信号sys_clk_div_dly3的同步；mux选择单元，用于将两个寄存器输出合并为一条输出，作为系统的总输出amp；数模转换器，其输入为mux选择单元的输出信号amp，将数字信号转换为模拟信号输出。

进一步，所述的时钟管理单元为锁相环电路。

进一步，所述时钟延迟单元为d触发器。

进一步，所述相位累加器包括加法器和寄存器，寄存器为d触发器。

进一步，所述相幅转换器i和相幅转换器ii具有相同的结构，用于将0到满幅之间的相位转换成对应的余弦信号的幅度，其相幅转换逻辑采用cordic算法实现。

进一步，所述寄存器i和寄存器ii为d触发器。

进一步，所述mux选择单元是一个二选一开关。

进一步，所述spi灵活配置的时钟延迟模块包括时钟反相器、时钟mux选择单元i、时钟缓冲器链和时钟mux选择单元ii；

时钟反相器，其输入端接时钟信号sys_clk；时钟mux选择单元i，用于实现时钟信号sys_clk和时钟反相器的输出信号sys_clk_inv两个时钟的二选一；时钟mux选择单元i的两个数据输入端分别接时钟信号sys_clk和时钟反相器的输出信号sys_clk_inv，其选通信号为spi配置模块输出的spi控制信号i；时钟缓冲器链由15个时钟缓冲器组成，其输入接时钟mux选择单元i的输出信号；时钟mux选择单元ii，用于实现对16路不同延迟的时钟信号16选1的功能；时钟mux选择单元ii的16个数据输入分别接时钟mux选择单元i的输出信号和时钟缓冲器1～15的输出信号，时钟mux选择单元ii的选通信号为spi配置模块输出的spi控制信号ii。

进一步，所述时钟mux选择单元i是时钟二选一开关。

进一步，所述时钟mux选择单元ii是时钟十六选一开关。

由于采用了以上技术方案，本发明具有以下有益技术效果：

1.本发明通过引入一个可由spi灵活控制的时钟延迟模块对dds系统数字域时钟延迟实现控制，通过控制数字域时钟延迟就可以控制dds系统数字域输出数据的延迟时间，从而可以有效控制并调节数字域输出信号与模拟域mux控制选通信号的相位关系，避免出现数据二合一时发生时序错乱。

2.本发明引入的可由spi灵活控制的时钟延迟模块可以通过spi模块进行配置，输出32级不同相位关系的时钟，并且可以在任意时间和任意工作模式对时钟进行相位调节，极大的增强了dds系统数字域数据输出的相位冗余度。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：

图1是常规的dds系统结构图；

图2是本发明具体实施的可由spi配置数字域时钟相位的dds系统的结构图；

图3是本发明spi灵活配置的时钟延迟模块结构图；

图4是spi灵活配置的时钟延迟模块时序图。

具体实施方式

以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。

本发明的系统框图如图2所示，本发明的系统包括一个spi配置模块、一个spi灵活配置的时钟延迟模块、一个时钟管理单元、一个时钟分频器、一个时钟延迟单元、一个乘法器单元、一个加法器单元、一个相位累加器、相幅转换器i、相幅转换器ii、寄存器i、寄存器ii、一个mux选择单元和一个数模转换器。

时钟管理单元，其一个输入端为dds系统的输入参考时钟ref_clk，本模块用于生成高频系统时钟sys_clk；

spi配置模块，其一个输入端与dds系统输入的spi串口数据sdi相连，其另一个输入端与dds系统输入的spi片选信号csb相连，其第三个输入端与dds系统输入的spi时钟sclk相连，本模块用于生成对spi灵活配置的时钟延迟模块所需的spi控制信号；

spi灵活配置的时钟延迟模块，其一个输入端为时钟管理单元的输出时钟sys_clk，其另一个输入为dds系统spi模块输出的spi控制信号，它实现对数字域时钟的延时可配置输出；

时钟分频器，其一个输入端为spi灵活配置的时钟延迟模块输出信号sys_clk_dly2，它对输入时钟sys_clk_dly2完成二分频功能；

时钟延迟单元，其一个输入端与dds系统输入的数据频率控制字fcw相连，其另一个输入端与dds系统数字域经过由spi灵活配置的时钟延迟模块和数字域时钟树延迟后的时钟sys_clk_div_dly3相连，它对系统外部输入的数据频率控制字fcw延迟一个时钟周期后输出；

乘法器单元，其一个输入端与dds系统输入的数据频率控制字fcw相连，其另一个输入端输入恒定值2，它对系统输入的数据频率控制字fcw进行2倍相乘后输出；

相位累加器，其一个输入与乘法器单元的输出频率控制字fcw1相连，其另一个输入与dds系统数字域经过由spi灵活配置的时钟延迟模块和数字域时钟树延迟后的时钟sys_clk_div_dly3相连，它每隔一个dds时钟周期对乘法器单元的输出进行累加；

加法器单元，其一个输入端与时钟延迟单元的输出频率控制字fcw2相连，其另一个输入端与相位累加器的输出信号pow1相连，它对时钟延迟单元的输出信号频率控制字fcw2与相位累加器的输出信号pow1进行相加；

相幅转换器i，其一个输入端与dds系统数字域经过由spi灵活配置的时钟延迟模块和数字域时钟树延迟后的时钟sys_clk_div_dly3相连，其另一个输入端与相位累加器的输出pow1相连，它完成从相位累加器的输出信号pow1到幅度amp1的转化；和

相幅转换器ii，其一个输入端与dds系统数字域经过由spi灵活配置的时钟延迟模块和数字域时钟树延迟后的时钟sys_clk_div_dly3相连，其另一个输入端与加法器单元的输出pow2相连，它完成从加法器单元的输出信号pow2到幅度amp2的转化；

寄存器i，其一个输入端与dds系统数字域经过由spi灵活配置的时钟延迟模块和数字域时钟树延迟后的时钟sys_clk_div_dly3相连，其另一个输入端与相幅转换器i输出信号amp1相连，它实现数字域时钟sys_clk_div_dly3对amp1数据的采样输出；

寄存器ii，其一个输入端与dds系统数字域经过由spi灵活配置的时钟延迟模块和数字域时钟树延迟后的时钟sys_clk_div_dly3相连，其另一个输入端与相幅转换器ii输出信号amp2相连，它实现数字域时钟sys_clk_div_dly3对amp2数据的采样输出；

mux选择单元，其两个数据输入端分别为寄存器i和寄存器ii的输出amp1_sync和amp2_sync，其选通信号输入端为经过模拟域时钟延迟的信号sys_clk_dly。它将两个寄存器同步后输出值按先后顺序，在经过模拟域时钟延迟的信号sys_clk_dly选通下，合并为一条输出，作为系统的总输出amp；

数模转换器，其输入为mux选择单元的输出信号amp。

所述的时钟管理单元为常规的锁相环电路，spi配置模块为常规spi电路，时钟分频器为常规时钟二分频电路，时钟延迟单元为常规的d触发器，乘法器单元为常规乘法器，加法器单元为常规加法器。

所述相位累加器由常规加法器和一组寄存器组成，寄存器是常规的d触发器。

所述相幅转换器i和相幅转换器ii具有相同的结构，它们是将0到满幅之间的相位转换成对应的余弦信号的幅度，其相幅转换逻辑采用cordic算法实现。

所述寄存器i和寄存器ii具有相同的结构，且为常规的d触发器，mux选择单元是一个常规的二选一开关，数模转换器为常规数模转换器。

所述spi灵活控制配置的时钟延迟模块是一个可由spi配置、可调节32级时钟相位的时钟延迟电路组成，它包括：

时钟反相器，其输入端为spi灵活控制配置的时钟延迟模块的输入时钟sys_clk；

时钟mux选择单元i，其两个数据输入分别为spi灵活控制配置的时钟延迟模块的输入时钟sys_clk和时钟反相器输出sys_clk_inv，其选通信号为spi灵活控制配置的时钟延迟模块的输入spi控制信号1，它实现sys_clk和sys_clk_inv两个时钟的二选一；

由15个时钟缓冲器组成的时钟缓冲器链，其输入为时钟mux选择单元i的输出sys_clk_1；

时钟mux选择单元ii，其16个数据输入分别为时钟mux选择单元i输出sys_clk_1和时钟缓冲器1～15的输出sys_clk_2～sys_clk_16，其选通信号为spi灵活控制配置的时钟延迟模块的输入spi控制信号2，它实现对16路不同延迟的时钟信号16选1的功能。

所述时钟反相器，为常规时钟反相器，时钟mux选择单元i是常规的时钟二选一开关，时钟mux选择单元ii是常规的时钟十六选一开关，时钟缓冲器1～15具有相同的结构，且为常规时钟缓冲器。

本发明具体实施的可由spi配置数字域时钟相位的dds系统的结构图如图2所示。以系统输出频率为1ghz为例，本发明的dds系统的工作原理如下：

(1)数据第一路：dds系统的数据输入频率控制字fcw以500mhz(sys_clk二分频时钟频率)的速率送入系统，fcw首先经过乘法器单元，将fcw的值乘以2，输出一个频率控制字fcw1，fcw1经过相位累加器对数据进行累加，输出相位信号pow1；pow1经过相幅转换器i，基于cordic算法将输入的相位信号pow1转化为余弦信号对应的幅度信号amp1，amp1经过寄存器i，由时钟sys_clk_div_dly3采样得到amp1_sync。

(2)数据第二路：dds系统的数据输入频率控制字fcw经过时钟延迟单元，对频率控制字fcw延迟一个数字域时钟周期后输出，得到频率控制字fcw2，fcw2经过加法器单元与相位累加器的输出pow1相加，得到相位信号pow2，pow2再经过相幅转换器ii，基于cordic算法将输入的相位信号pow2转化为余弦信号对应的幅度信号amp2，amp2经过寄存器ii由时钟sys_clk_div_dly3采样得到amp2_sync。

(3)数字域时钟路径：dds系统的时钟管理单元生成1ghz频率的系统时钟sys_clk，sys_clk首先经过spi灵活配置的时钟延迟模块，经过可配置延迟后得到时钟sys_clk_dly2，sys_clk_dly2经过时钟分频器后得到其二分频时钟sys_clk_div_dly2，sys_clk_div_dly2经过数字域由时钟树综合产生的时钟树延迟后得到sys_clk_div_dly3，sys_clk_div_dly3分别输入到时钟延迟单元、相位累加器、相幅转换器i、相幅转换器ii、寄存器i和寄存器ii等模块的时钟端采样数据。

(4)模拟域时钟路径：dds系统的时钟管理单元生成1ghz频率的系统时钟sys_clk，sys_clk经过模拟域时钟树延迟后得到sys_clk_dly，sys_clk_dly输入到mux选择单元的控制选通端选通两路数据。

(5)数据合并阶段：在寄存器i和寄存器ii后面加入一个mux选择单元，本mux选择单元采用频率为1ghz的模拟域系统延迟时钟sys_clk_dly控制，将两路的幅度信号amp1_sync和amp2_sync合并为一路，当sys_clk_dly为高时输出幅度信号amp1_sync到amp，当sys_clk_dly为低时输出幅度信号amp2_sync到amp。

spi灵活配置的时钟延迟模块的结构图如图3所示，其主要工作原理是：该模块输入的系统时钟sys_clk经过时钟反相器得到sys_clk_inv，sys_clk_inv和sys_clk在spi控制信号1选通下经过时钟mux选择单元i得到sys_clk_1，sys_clk_1经过时钟缓冲器1，得到sys_clk_2，sys_clk_2经过时钟缓冲器2，得到sys_clk_3，以此类推……sys_clk_15经过时钟缓冲器15，得到sys_clk_16，sys_clk_1～sys_clk_16经过时钟mux选择单元ii，并在4bit的选通信号spi控制信号2选通下得到mux选择单元ii输出信号sys_clk_dly2。

本发明中spi灵活配置的时钟延迟模块的时序如图4所示，当spi控制信号1为低，且spi控制信号2为4b'0000时，该模块输出sys_clk_1到sys_clk_dly2，sys_clk_dly2相对于该模块输入sys_clk的相位延后两个时钟mux选择单元的固定延迟；当spi控制信号1为低，且spi控制信号2为4b'0001时，该模块输出sys_clk_2到sys_clk_dly2，sys_clk_dly2相对于该模块输入sys_clk的相位延后1/32个周期加两个时钟mux选择单元的固定延迟；以此类推……当spi控制信号1为低，且spi控制信号2为4b'1111时，该模块输出sys_clk_16到sys_clk_dly2，sys_clk_dly2相对于该模块输入sys_clk的相位延后15/32个周期加两个时钟mux选择单元的固定延迟，这样就覆盖了前半个sys_clk相位移动范围。

本发明中spi灵活配置的时钟延迟模块的时序如图4所示，当spi控制信号1为高，且spi控制信号2为4b'0000时，该模块输出sys_clk_1到sys_clk_dly2，sys_clk_dly2相对于该模块输入sys_clk的相位延后两个时钟mux选择单元的固定延迟加半个sys_clk时钟周期的延迟；当spi控制信号1为高，且spi控制信号2为4b'0001时，该模块输出sys_clk_2到sys_clk_dly2，sys_clk_dly2相对于该模块输入sys_clk的相位延后1/32个周期加两个时钟mux选择单元的固定延迟再加半个sys_clk时钟周期的延迟；以此类推……当spi控制信号1为高，且spi控制信号2为4b'1111时，该模块输出sys_clk_16到sys_clk_dly2，sys_clk_dly2相对于该模块输入sys_clk的相位延后15/32个周期加两个时钟mux选择单元的固定延迟再加半个sys_clk时钟周期的延迟，这样就覆盖了后半个sys_clk相位移动范围。

本发明中spi灵活配置的时钟延迟模块中的时钟缓冲器1～15的延迟应该根据系统时钟周期和所选工艺而定，以保证时钟缓冲器1～15中每个缓冲器的延迟能够在系统时钟周期的1/32延迟左右。

本发明的dds系统采用tsmc55nm工艺实现。经过电路最终后仿，本发明的dds系统能够实现由spi配置对数字域时钟相位的32级可调，并能覆盖整个时钟的周期的相位调节范围。经过数字域时钟的相位调节，输出到数模转换器数据无时序错乱发生。

以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。