数模混合锁相环的制作方法

本申请是申请日为2012年6月8日、申请号为201210188718.9、发明名称为“数模混合锁相环”的发明专利申请的分案申请。

示范性实施例总体上涉及锁相环。

背景技术：

锁相环(pll)是一种已经用于产生具有与基准输入信号的相位相关的相位的输出信号的电子电路。pll通常包括鉴相器、低通滤波器、可变频率振荡器和反馈路径。在传统的模拟pll中，鉴相器是模拟乘法器，振荡器是压控振荡器。

传统模拟pll的局限之一是输入频率通常必须至少高于pll的带宽。通常，输入频率必须是pll的带宽的至少五倍高以维持输出信号稳定性。随着基准频率变小，pll带宽收窄以满足稳定性标准。低通滤波器的电阻器和电容器值于是增大以顺应更窄的pll带宽。更小的基准频率因此需要更大的电阻器和电容器，它们可能对集成来说不实用。这些局限限制了模拟pll在具有慢输入基准时钟频率和缺乏用于更大的外部电阻器或电容器的空间的应用中的使用。这些应用可包括低功率便携式设备，诸如电池操作的移动计算设备、智能电话和电子设备。

一般来说，当归一化环路增益(k)乘以环路滤波器零点的时间常数小于下面的角频率的函数f(ωin)时，模拟pll是稳定的。

为了绕开该稳定性限制，制造者已经引入额外的外部无源信号调节元件，举例来说，诸如电阻器和电容器，来实现窄的环路带宽，从而使pll锁定到低的输入频率基准信号。增加这些额外的外部电阻器和电容器可增大时间常数τz，因为在一些实施例中，τz＝rzcc，而k＝icpkoscrz/2πn，尽管在另一些实施例中，其他函数可用于计算时间常数和/或归一化环路增益。然而，这些额外元件需要额外空间且具有与更高的集成电路引脚数相关联的附加成本。随着便携式计算和电子设备变得更小，愈发期望小型化电路尺寸并消除外部元件。

因此，需要能处理更慢基准频率输入信号而无需额外的外部信号调节元件诸如电阻器和电容器的模拟pll电路。

技术实现要素：

根据本发明的一个方面，一种集成电路可以包括：数字锁相环，具有与该集成电路的引脚耦接的输入；以及模拟锁相环，具有与该数字锁相环的输出耦接的输入，其中，该引脚耦接到时钟源而没有使用直接耦接到该引脚的无源信号调节元件。

在一示范性实施例中，所述数字锁相环具有窄带宽，该窄带宽选择为从较低频率输入信号生成具有高通抖动的较高频率输出信号，而拒绝低频抖动。

在一示范性实施例中，所述模拟锁相环包括滤波器以对所述较高频率输出信号中的高通抖动进行滤波。

在一示范性实施例中，所述数字锁相环的环路带宽配置成锁定到小于48khz的基准输入频率，且所述数字锁相环配置成生成较高频率数字锁相环输出信号。

在一示范性实施例中，比所述数字锁相环的环路带宽更高的所述模拟锁相环的环路带宽被选择以对与所述较高频率数字锁相环输出信号相关联的抖动进行滤波，且所述模拟锁相环配置成生成具有比所述数字锁相环的频率更高的频率的输出信号而没有使用无源信号调节元件。

在一示范性实施例中，所述数字锁相环包括数字鉴相器以检测所述基准信号与所述数字锁相环的缩放输出信号之间的相位差。

在一示范性实施例中，所述数字锁相环包括耦接到所述数字鉴相器的输出以生成所述模拟锁相环的输入信号的数控振荡器，所述数控振荡器由自由振荡式芯片上环形振荡器钟控。

在一示范性实施例中，所述数字锁相环包括耦接在所述数字鉴相器和所述数控振荡器之间的计数器和低通滤波器。

在一示范性实施例中，所述自由振荡式环形振荡器包括链式耦接在一起的奇数个倒相器。

在一示范性实施例中，所述数字锁相环包括缩放器以将所述数控振荡器的输出缩放到高到足以维持模拟锁相环稳定性的频率。

在一示范性实施例中，所述基准信号在32khz和49khz之间或附近，所述数控振荡器在25mhz和60mhz之间或附近振荡，所生成的模拟锁相环输入信号在11mhz和12mhz之间或附近。

在一示范性实施例中，所述数控振荡器以37.5mhz的标称频率振荡。

在一示范性实施例中，所述模拟锁相环的输出在45mhz和49mhz之间或附近。

在一示范性实施例中，所述模拟锁相环包括模拟鉴相器、电荷泵、低通滤波器、压控振荡器和缩放器。

在一示范性实施例中，所述集成电路嵌入在低功率设备中。

在一示范性实施例中，所述低功率设备是便携式计算设备、电话设备和媒体播放设备中的至少一种。

根据本发明的另一方面，一种生成模拟锁相环输入信号的方法可以包括：在数字鉴相器处识别基准信号和该基准信号的缩放变体之间的相位差，所述基准信号的频率没有高到足以维持模拟锁相环的稳定性；基于所识别的相位差在数控振荡器处生成模拟锁相环输入信号，该模拟锁相环输入信号的频率高到足以维持模拟锁相环的稳定性；以及缩放所生成的模拟锁相环输入信号以生成所述基准信号的缩放变体。

在一示范性实施例中，所述数控振荡器由自由振荡式环形振荡器钟控。

在一示范性实施例中，所述自由振荡式环形振荡器包括链式耦接在一起的奇数个倒相器。

在一示范性实施例中，该方法在耦接到模拟锁相环的数字锁相环中执行，所生成的模拟锁相环输入信号通过所述耦接被供给到所述模拟锁相环。

在一示范性实施例中，所述相位差通过所述数字锁相环中的数字鉴相器来识别。

根据本发明的另一方面，一种生成模拟锁相环输入信号的方法可以包括：在印刷电路板上的迹线与连接到该印刷电路板的数字鉴相器之间传输时钟信号，而没有通过无源信号调节元件来调节该时钟信号；在数字鉴相器处识别时钟信号与该时钟信号的缩放变体之间的相位差；基于所识别的相位差在数控振荡器处生成模拟锁相环输入信号；以及缩放所生成的模拟锁相环输入信号以生成所述基准信号的缩放变体。

根据本发明的另一方面，一种系统可以包括：印刷电路板，具有用于时钟信号的迹线，以及集成电路，安装在该印刷电路板上且具有连接到该迹线的输入引脚，没有无源信号调节元件耦接到该引脚，该集成电路包括：数字锁相环，具有与该引脚耦接的输入；以及模拟锁相环，具有与该数字锁相环的输出耦接的输入。

根据本发明的另一方面，一种数模混合锁相环可以包括：数字锁相环；以及模拟锁相环，其中来自振荡器的没有通过振荡器外部的无源信号调节元件缩放的基准信号被耦接到所述数字锁相环的输入，且所述数字锁相环的输出被耦接到所述模拟锁相环的输入。

根据本发明的另一方面，一种数模混合锁相环可以包括：耦接到基准信号的数字锁相环；以及耦接到该数字锁相环的模拟锁相环，其中该数字锁相环从该基准信号生成模拟锁相环输入信号，该基准信号具有没有高到足以维持模拟锁相环的稳定性的较低频率，该模拟锁相环输入信号具有高到足以维持模拟锁相环的稳定性的频率。

在一示范性实施例中，所述集成电路用于向音频处理器提供放大的时钟信号。

在一示范性实施例中，所述音频处理器连接到该印刷电路板。

根据本发明的另一方面，一种集成电路可以包括：数字锁相环，具有与具有频率的基准输入信号ωin耦接的输入且具有选择来生成较高频率输出信号ωout的环路带宽；以及模拟锁相环，具有与该数字锁相环的较高频率输出信号ωout耦接的输入，该模拟锁相环具有电阻rz、电容cc、归一化环路增益k以及环路滤波器零点时间常数τz，其中

附图说明

图1示出本发明一实施例中组合的数字pll和模拟pll。

图2示出一实施例中数字pll和模拟pll的示范性配置。

图3示出从较低频率基准信号产生模拟pll输入信号的示范性过程。

图4示出多个示范性低功率设备，该设备包含本发明的实施例以产生用于节省设备功率的较低频率基准信号。

图5示出本发明一实施例中在印刷电路板上的音频处理设备的示范性配置。

具体实施方式

在本发明一实施例中，数字pll可以与模拟pll组合，使得数字pll的输出在足够高的频率从而在基准时钟信号太低而不能维持稳定性时维持模拟pll中的稳定性。数字pll可以包括缩放电路(scalingcircuit)，诸如pll的反馈路径中的分频器，以从较低频率基准输入信号产生较高频率输出信号。数字pll还可使用芯片上自由振荡式振荡器作为数控振荡器(nco)的时钟。数字pll中的每个部件可以利用数字门和寄存器实现。实施例中的数字pll的操作和稳定性标准可以类似于模拟pll的标准。为了满足数字pll中的稳定性标准，窄带宽低通滤波器可包括数字门和寄存器。这也使得数字pll能容易地集成在多种设备中。在一实施例中，数字pll可以设计为锁定到基准输入频率。

该锁定过程可以通过将计数器和增益器(gain)组合为数字pll内的乘法器的一部分以在锁定过程期间增大数字pll的环路带宽而得到加快。组合计数器和增益器电路使得计数器的输出能被缩放，由此增大数字pll的带宽。当数字pll接近锁定到基准输入频率上时，增益器可以被绕开或者以其它方式减小从而降低数字pll的带宽。

数字pll中的数字电路可以配置成产生足够窄的环路带宽以产生高频率输出而不需要额外的外部信号调节元件，诸如电阻器和电容器。虽然来自数字pll的高频输出也可包括部分地由于数字电路的使用而引起的高频抖动，但是高频抖动(jitter)可以在耦接到数字pll的模拟pll处被滤除。模拟pll可以配置成包括足够高的环路带宽以滤除抖动并消除对更大的信号调节元件诸如电阻器和/或电容器的需要。

图1示出一实施例中的数模混合pll100的示范性配置。混合型pll100可以包括耦接到模拟pll120的数字pll110。数字pll110可包括缩放电路111以使基准时钟信号频率102倍增。数字pll110可以使用数控振荡器作为其振荡器。在一实施例中，缩放电路111可以将字时钟信号频率乘以整数因子y，在一实施例中“y”可以是2的幂数。在一实施例中，“y”可以是可编程的并且可以根据应用而变化。在另一些实施例中，可以使用其它乘法器和倍增因子。

一旦基准时钟信号102的频率被缩放，更高频率就可以发送到耦接的模拟pll120。模拟pll可以包括倍频和/或分频器121、和/或小数n合成器122。这些分频器、倍频器和/或小数n频率合成器可以是可编程的以适应不同的期望缩放输出频率。例如，倍频/分频器121的乘数/除数“x”以及小数n合成器122的导致平均频率乘数(r+n/m)的参数r、m、n可以是可编程的。

分频器、倍频器和/或小数n频率合成器可以根据特定应用生成一个或更多缩放频率。例如，如图1所示，分频器121可以缩放来自数字pll110的倍增字时钟信号以生成第一输出信号125。第一输出信号125然后可以作为例如缩放时钟信号输出。第一输出信号125和/或来自数字pll110的输出信号还可以输入到小数n合成器122，合成器122可以生成不同于第一缩放信号125的额外输出信号126。额外输出信号可以例如对应于用于其它处理功能的备选缩放时钟信号。

图2示出一实施例中的数字pll210和模拟pll230的示范性配置。数字pll可以包括比较和检测基准时钟信号102与来自数控振荡器214的输出的经过缩放器(scaler)215之后的反馈信号之间的相位差的数字鉴相器211，缩放器215可以包括分频器。尽管缩放器215示出为包括在反馈路径中，但是缩放器可以诸如通过耦接到数控振荡器214的输出而包括在主路径中。数字鉴相器211的输出然后可以通过乘法器212缩放或者倍乘。

乘法器212可以包括计数器和增益器电路从而在数字pll尝试锁定到基准频率时或者在信号电平变化导致的增大振荡的周期期间增大带宽。一旦数字pll接近获得基准信号上的锁定或者由信号电平改变诸如电压改变导致的振荡已经降低，带宽就可以减小。然后缩放输出信号可以通过低通滤波器213被过滤并用来控制数控振荡器214。数控振荡器214可以由自由振荡式振荡器216(诸如自由振荡式环形振荡器)钟控。数控振荡器214也可以配置成以与模拟pll中的压控振荡器类似的方式操作。

自由振荡式环形振荡器可以包括链式耦接在一起的奇数个非门，最后一个非门的输出耦接到第一个非门的输入。在另一些实施例中可以使用其它自由振荡式振荡器。

来自数控振荡器214的输出信号225(其可以是基于缩放器215中的缩放因子的基准时钟信号102的缩放变体)然后可以用作到模拟pll230的输入。在一实施例中，缩放器215的缩放因子可以选择为使得数控振荡器214的输出在足够高的频率以提供模拟pll230中的稳定性。

在一实施例中，基准时钟信号102可以在32khz和48khz之间或附近。缩放器215可以增大基准时钟信号102的频率到256倍或384倍。自由振荡式振荡器可以在25mhz和60mhz之间或附近和/或以37.5mhz的标称频率振荡。数字pll的输出可以在11mhz和12mhz之间或附近。最终，模拟pll的输出可以在45mhz和49mhz之间或附近。在另一些实施例中，前述频率和缩放因子可以根据特定应用而从所述的那些改变。

来自数控振荡器214的输出信号225然后可以耦接到模拟鉴相器231，其是模拟pll230的输入。模拟鉴相器231的第二输入可以耦接到压控振荡器234的缩放输出。压控振荡器234的输出可以通过缩放电路235缩放，取决于应用，缩放电路235可以包括任何类型的缩放电路，诸如分频器、倍频器和/或小数n合成器。

模拟鉴相器231可以生成与来自数字pll210的输出信号225与来自压控振荡器234输出的缩放信号235之间的相位差成比例的电压信号。模拟鉴相器231的输出可以耦接到电荷泵232的输入。电荷泵232可以生成所期望电压的功率信号，电压可以因应用而异。所产生的功率信号然后可以通过低通滤波器233被过滤以去除来自乘法器212、电荷泵232、鉴相器211和231以及其它pll部件的较高频率的噪声抖动。

所过滤的信号然后可以耦接到压控振荡器234。压控振荡器234的振荡频率可以通过从过滤器233输出的过滤信号来控制。压控振荡器234然后可以输出具有比原始基准时钟信号102跟高的频率的基准信号240。

图3示出从较低频率的基准信号生成模拟pll输入信号的示范性过程。在框301，基准信号和基准信号的缩放变体的相位可以进行比较且信号之间的相位差可以被识别。在一些实施例中该相位差可以通过数字鉴相器来识别。基准信号可以具有没有高到足以维持模拟锁相环稳定性的频率，因为，例如，该频率可以小于模拟锁相环的带宽。

在框302，模拟锁相环输入信号可以基于框301中识别的相位差来生成。该模拟pll输入信号可以基于在框301中识别的相位差在数控振荡器处生成。数控振荡器可以根据所识别的相位差来调节所生成的模拟pll输入信号的频率从而减小相位差。

在框303，所生成的模拟pll信号可以被缩放以产生基准信号的缩放变体。基准信号的该缩放变体然后可以在框301中与基准信号相比较以识别缩放信号与基准信号之间的相位差。基准信号的缩放变体还可以使自由振荡式振荡器生成更高频率的模拟pll输入信号，如果例如分频器或类似电路用于缩放所生成的模拟pll信号的话。缩放电路和/或缩放因子可以选择为确保模拟pll输入信号具有足够高以维持模拟pll稳定性的频率。

在一些实施例中，图3所示的方法可以在耦接到模拟pll的数字pll中执行，所生成的模拟pll输入通过耦接被供给到模拟pll。数字pll和模拟pll两者都可以被包括为单个合并电路的一部分。

图4示出多个示范性低功率设备，这些设备包含本发明的实施例以产生用于节省设备功率的较低频率的晶体振荡器(或等效的)基准信号。这些低功率设备包括但不限于电池操作的媒体播放器410、便携式音频设备420和平板/计算设备430。这些设备中的每个可以包括混合式pll400的实施例以从具有比维持模拟pll403中的稳定性所需的频率更低的频率的基准信号405生成更高频率的输出信号406。混合式pll400可以包括耦接到模拟pll403的数字pll401。数字pll401可以将基准信号405的频率提升到y倍402从而数字pll401的输出信号至少高到足以维持模拟pll403中的稳定性。数字pll401的输出然后可以输入到模拟pll403，模拟pll403可以生成可以进一步提升到x倍404的输出信号406。

图5示出本发明一实施例中在印刷电路板500上的音频处理设备的示范性配置。印刷电路板500可以包括混合式pll集成电路515、时钟输出电路525、串行数据输入端口540、数字音频信号处理器550、串行数据输出端口560以及一个或更多串行时钟域570。串行数据输入端口540可以将来自印刷电路板500的音频输入端口的多通道音频输入信号541分离和/或定线到多个不同的通道中，发送至数字信号处理器550以用于进一步的音频信号处理。一旦数据信号处理器550完成其处理，所处理的信号就可以发送到串行数据输出端口560，在那里所处理的音频信号可以重引导到音频处理器的多通道数字音频输出端口。

串行数据输入端口540和输出端口560二者均可使用来自对应的串行时钟域570的位时钟信号571和/或帧时钟信号572从而为涉及不同通道的音频数据的定线、分离和/或合并定时。数字信号处理器550可以使用从混合式pll集成电路515获得的单独时钟信号。混合式pll集成电路515可以使用晶体振荡器信号514(或来自其它源头的振荡信号)作为从其生成数字信号处理器550的时钟信号的基准信号。

振荡器信号514可以通过印刷电路板上的迹线直接耦接到混合pll式集成电路515的输入引脚。混合式pll集成电路515可以具有与图1和/或图2所示的那些类似的配置，由此避免了需要额外的外部无源信号调节元件(诸如电阻器和/或电容器)以在将振荡信号输入到模拟pll中之前提升信号的频率。因为数字pll可以在信号输入到耦接至数字pll的模拟pll之前提升晶体振荡器的频率，所以这些外部无源部件可以被绕开。

混合式pll集成电路515中模拟pll的输出然后可以用作数字信号处理器550和时钟信号输出器件525的时钟信号。时钟信号输出器件525可以根据通过时钟模式输入信号526提供到时钟信号输出器件的所选时钟模式缩放或者另外地更改来自模拟pll的输出信号。缩放或者另外地更改了的来自pll的输出信号然后可以通过印刷电路板500在时钟输出端口处输出为时钟输出信号，时钟输出信号可以在需要时被其它电路所使用。

处于示范和说明目的已经给出了前面的描述。该描述不是详尽无遗的且不把本发明的实施例限制到所公开的精确形式。在上述教导的启示下修改和变型是可能的或者可以从实践符合本发明的实施例而获得。例如，所描述的实施例中的一些可以涉及将信号提升或缩放到诸如y倍402和x倍404。在一些实施例中，因子x和/或y可以是整数，但是在另一些实施例中它们可以是非整数，诸如通过使用小数n合成器导致的缩放因子。类似地，不同的缩放器配置可以包括一个或更多倍频器、分频器、小数n合成器、δ-σ合成器和/或其它缩放电路的不同组合。