技术特征：
技术总结
本发明的示范性实施例提供一种数模混合锁相环。数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。
技术研发人员：K·Q·恩古因;付洁;朱潇挺
受保护的技术使用者：美国亚德诺半导体公司
技术研发日：2012.06.08
技术公布日：2017.09.29