本公开关于电路，且更具体地关于一种与二或更多个其他电路沟通的电路。
背景技术：
半导体集成电路(integratedcircuit，ic)技术历经快速进展，包括持续最小化特征尺寸及最大化封装密度。最小化特征尺寸是取决于光微影的改善及光微影能印刷较小特征或临界尺寸(criticaldimensions，cd)的能力。集成电路可包括多个电路。所述电路是经由导线彼此耦合。
此“背景技术的讨论”章节仅为提供背景技术信息。于此“背景技术的讨论”中的陈述并非承认于此“背景技术的讨论”章节中公开的标的构成本公开的现有技术，且此“背景技术的讨论”章节没有任何部分可用于作为承认本申请案的任何部分，包括此“背景技术的讨论”章节，构成本公开的现有技术。
技术实现要素：
本公开的一个实施方式提供一种电路系统。该电路系统包括一源电路、一第一电路、一第二电路、及一数据分布电路。该数据分布电路包括：一接收电路，用以经由一第一前端线路及一第二前端线路从该源电路接收用于该第一电路的一第一数据、及经由一第三前端线路及一第四前端线路从该源电路接收用于该第二电路的一第二数据；及一发送电路，用以经由一第一中间线路及一第二中间线路接收该第一数据及该第二数据中的一者、经由一第三中间线路接收与该第一数据及该第二数据中的该者相关的一目标位址、及根据该目标位址，提供该第一数据及该第二数据中的该者给该第一电路及该第二电路中的一者。
在一些实施例中，用以提供该第一数据及该第二数据中的该者给该第一电路及该第二电路中的该者的该发送电路进一步包含：该发送电路是用以经由一第一后端线路及一第二后端线路提供该第一数据给该第一电路、或经由一第三后端线路及一第四后端线路提供该第二数据给该第二电路。
在一些实施例中，该发送电路包括一第一闩锁器，用以在该目标位址与该第一电路的一第一位址完全相同时提供该第一数据给该第一电路；以及包括一第二闩锁器，用以在该目标位址与该第二电路的一第二位址完全相同时提供该第二数据给该第二电路。
在一些实施例中，在该目标位址与该第一位址完全相同时，则该第一闩锁器是用以经由该第一后端线路及该第二后端线路提供该第一数据给该第一电路。在该目标位址与该第二位址完全相同时，则该第二闩锁器是用以经由该第三后端线路及该第四后端线路提供该第二数据给该第二电路。
在一些实施例中，该第一闩锁器及该第二闩锁器二者都经由该第一中间线路及该第二中间线路接收该第一数据及该第二数据中的该者。
在一些实施例中，该第一闩锁器及该第二闩锁器二者都经由该第三中间线路接收该目标位址。
在一些实施例中，该接收电路包括：一第一判定电路，用以在该第一数据被更新时提供该第一数据及作为该目标位址的该第一位址给该发送电路；及一第二判定电路，用以在该第二数据被更新时提供该第二数据及作为该目标位址的该第二位址给该发送电路。
在一些实施例中，该第一判定电路是进一步用以通过比较该第一数据与一第一早先数据来判定该第一数据是否被更新，其中该第一早先数据是比该第一数据早被接收。该第二判定电路是用以通过比较一第二早先数据与该第二数据来判定该第二数据是否被更新，其中该第二早先数据是比该第二数据早被接收。
在一些实施例中，该第一判定电路包括：一第一异或(exclusive-or，xor)逻辑门，耦合至该第一前端线路及该第二前端线路以接收该第一数据，且耦合至一第一内线路及一第二内线路以接收该第一早先数据；一第一多工器(mux)，在该第一mux的受控端耦合至该第一xor逻辑门的一输出且在该第一mux的输出耦合至该第三中间线路，且用以接收该第一位址；及一第二mux，在该第二mux的受控端耦合至该第一xor逻辑门的该输出、分别在该第二mux的第一输入及第二输入耦合至该第一前端线路及该第二前端线路、且分别在该第二mux的第一输出及第二输出耦合至该第一中间线路及该第二中间线路。
在一些实施例中，该第二判定电路包括：一第二异或(xor)逻辑门，耦合至该第三前端线路及该第四前端线路以接收该第二数据，且耦合至一第三内线路及一第四内线路以接收该第二早先数据；一第三mux，在该第三mux的受控端耦合至该第二xor逻辑门的一输出且在该第三mux的输出耦合至该第三中间线路，且用以接收该第二位址；及一第四mux，在该第四mux的受控端耦合至该第二xor逻辑门的该输出、分别在该第四mux的第一输入及第二输入耦合至该第三前端线路及该第四前端线路、且分别在该第四mux的第一输出及第二输出耦合至该第一中间线路及该第二中间线路。
本公开的另一实施方式提供一种电路系统。该电路系统包括一源电路；一第一电路；一第二电路；及一数据分布电路。该数据分布电路包括：一接收电路，用以经由一第一前端线路及一第二前端线路从该源电路接收用于该第一电路的一第一数据、经由一第三前端线路及一第四前端线路从该源电路接收用于该第二电路的一第二数据、在该第一数据被更新时将该第一前端线路及该第二前端线路分别连接至一第一中间线路及一第二中间线路、及在该第二数据被更新时将该第三前端线路及该第四前端线路分别连接至该第一中间线路及该第二中间线路；及一发送电路，用以在该第一前端线路及该第二前端线路分别被连接至该第一中间线路及该第二中间线路时经由该第一中间线路及该第二中间线路接收该第一数据、及在该第三前端线路及该第四前端线路分别被连接至该第一中间线路及该第二中间线路时经由该第一中间线路及该第二中间线路接收该第二数据。
在一些实施例中，该发送电路是进一步用以经由在该接收电路与该发送电路之间的一第三中间线路接收一目标位址，其中在该第一数据被更新时，该目标位址是该第一电路的一第一位址，且在该第二数据被更新时，该目标位址是该第二电路的一第二位址。
在一些实施例中，该发送电路是进一步用以根据该第一位址提供该第一数据给该第一电路，且用以根据该第二位址提供该第二数据给该第二电路。
在一些实施例中，该发送电路是用以经由一第一后端线路及一第二后端线路提供该第一数据给该第一电路，及经由一第三后端线路及一第四后端线路提供该第二数据给该第二电路。
在一些实施例中，该发送电路包括：一第一闩锁器，用以储存该第一电路的该第一位址，并在该目标位址与该第一位址完全相同时提供该第一数据给该第一电路；以及一第二闩锁器，用以储存该第二电路的该第二位址，并在该目标位址与该第二位址完全相同时提供该第二数据给该第二电路。
在一些实施例中，该第一闩锁器及该第二闩锁器二者都经由该第一中间线路及该第二中间线路接收该第一数据及该第二数据中的该者。
在一些实施例中，该第一闩锁器及该第二闩锁器二者都经由该第三中间线路接收该目标位址。
在一些实施例中，该接收电路包括一第一判定电路，用以在该第一数据被更新时提供该第一数据及作为该目标位址的该第一位址给该发送电路；及一第二判定电路，用以在该第二数据被更新时提供该第二数据及该第二位址作为该目标位址给该发送电路。
在一些实施例中，该第一判定电路是进一步用以通过比较该第一数据与一第一早先数据来判定该第一数据是否被更新，其中该第一早先数据是比该第一数据早被接收。该第二判定电路是进一步用以通过比较该第二数据与一第二早先数据来判定该第二数据是否被更新，其中该第二早先数据是比该第二数据早被接收。
本公开的另一实施方式提供一种电路系统。该电路系统包括：一第一源电路；一第二源电路；一第一电路；一第二电路；一第一接收电路，用以经由一第一前端线路及一第二前端线路从该第一源电路接收用于该第二源电路的一第一数据、及经由一第三前端线路及一第四前端线路从该第一源电路接收用于该第二电路的一第二数据；一第一中继器，用以因应于一第一触发信号而经由一第一中间线路及一第二中间线路从该第一接收电路接收该第一数据及该第二数据中的一者；一第一闩锁器，用以因应于该第一触发信号而经由一第五中间线路及一第六中间线路从该第一中继器接收该第一数据及该第二数据中的该者；一第二闩锁器，用以因应于该第一触发信号而经由该第五中间线路及该第六中间线路从该第一中继器接收该第一数据及该第二数据中的该者；一第二接收电路，用以经由一第一后端线路及一第二后端线路从该第二源电路接收用于该第一源电路的一第三数据、及经由一第三后端线路及一第四后端线路从该第二源电路接收用于该第一电路的一第四数据；一第二中继器，用以因应于不同于该第一触发信号的一第二触发信号而经由该第五中间线路及该第六中间线路从该第二接收电路接收该第三数据及该第四数据中的一者；一第三闩锁器，用以因应于该第二触发信号而经由该第一中间线路及该第二中间线路从该第二中继器接收该第三数据及该第四数据中的该者；及一第四闩锁器，用以因应于该第二触发信号而经由该第一中间线路及该第二中间线路从该第二中继器接收该第三数据及该第四数据中的该者。
本公开的另一实施方式提供一种沟通方法。该沟通方法包括下列操作。于一操作中，用于一第一电路的一第一数据是经由一第一前端线路及一第二前端线路接收。再者，用于一第二电路的一第二数据是经由一第三前端线路及一第四前端线路接收。于另一操作中，是通过比较该第一数据与一第一早先数据来判定该第一数据是否被更新。该第一早先数据是比该第一数据早被接收。再者，是通过比较该第二数据与一第二早先数据来判定该第二数据是否被更新。该第二早先数据是比该第二数据早被接收。
在一实施例中，若该第一数据经判定为被更新，该第一数据是经由一第一中间线路及一第二中间线路传输，且作为该目标位址的一第一位址是经由一第三中间线路传输。接着，根据该目标位址，该第一数据是经由一第一后端线路及一第二后端线路提供给该第一电路。
在一实施例中，若该第二数据经判定为被更新，该第二数据是经由该第一中间线路及该第二中间线路传输，且作为该目标位址的一第二位址是经由该第三中间线路传输。接着，根据该目标位址，该第二数据是经由一第三后端线路及一第四后端线路提供给该第二电路。
在现有技术下，经设计用以与其他电路沟通的一电路需要过量的导线。本公开通过使用该数据分布电路来减少该导线数目而解决现有技术的此种缺点。再者，对于与更大数目的其他电路沟通的一电路来说，通过本公开减少的导线数目会更大。例如，与两个其它电路沟通的一源电路，在本公开下将需要比在现有技术下所需者少至少一个导线。
减少导线数目在相邻导线之间创造额外空间且因此减少在这些相邻导线之间的信号干扰。另外，因为减少了导线数目，对一集成电路的尺寸要求也减少。替代地，在本公开下，具特定面积的一集成电路可容纳更多电路。在其中该第一数据及/或第二数据需要至少两个位元表示一位元串(且因此至少两个状态线路)以表示该第一数据及/或该第二数据的内容的一实施例中，导线数目被显著减少。
上文已相当广泛地概述本公开的技术特征及技术优点，俾使下文的本公开详细描述得以获得优选了解。本公开的额外技术特征及优点将描述于下文且形成本公开的权利要求标的。本公开所属技术领域中技术人员应了解，可相当容易地利用所公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。
附图说明
对于本公开的更完整理解是可通过参考详细说明及权利要求而结合附图考虑时衍生，其中在整个附图中，类似参考编号指代类似的元件，且：
图1是根据本公开的一些实施例的包括数据分布电路的电路系统的布局图。
图2是比较性电路系统的布局图。
图3是根据本公开的一些实施例的包括图1的发送电路的电路系统的布局图。
图4是根据本公开的一些实施例的图1的接收电路的方框图。
图5是根据本公开的一些实施例的图4的第一判定电路及第二判定电路的电路图。
图6是根据本公开的一些实施例示出的沟通方法的流程图。
图7是根据本公开的一些实施例的电路系统的布局图。
图8是比较性电路系统的布局图。
附图标记说明：
10电路系统
12源电路
14第一电路
16第二电路
18数据分布电路
20比较性电路系统
22区域
32第一闩锁器
34第二闩锁器
40第一判定电路
42第二判定电路
70电路系统
80比较性电路系统
182接收电路
184发送电路
186区域
500第一异或(xor)逻辑门
502
504第一多工器(mux)
506第二mux
508第三mux
510第四mux
600方法
602操作
604操作
606操作
608操作
610操作
612操作
702第一源电路
704第一电路
706第一接收电路
708第三闩锁器
710第四闩锁器
712第一中继器
714第二中继器
716第一闩锁器
718第二接收电路
720第二闩锁器
722第二源电路
724第二电路
800导线
802导线
804导线
806导线
808导线
810导线
812导线
814导线
816导线
818导线
820导线
822导线
824导线
826导线
828导线
a1区域
a1’区域
a2区域
a2’区域
f1第一前端线路
f1’导线
f2第二前端线路
f2’导线
f3第三前端线路
f3’导线
f4第四前端线路
f4’导线
f10第一前端线路
f12第二前端线路
f14第三前端线路
f16第四前端线路
f20第一后端线路
f22第二后端线路
f24第三后端线路
f26第四后端线路
t1第一中间线路
t2第二中间线路
t3第三中间线路
t11第一中间线路
t12第二中间线路
t13第三中间线路
t14第四中间线路
t21第五中间线路
t22第六中间线路
t23第七中间线路
t24第八中间线路
b1第一后端线路
b2第二后端线路
b3第三后端线路
b4第四后端线路
b10导线
b12导线
b14导线
b16导线
b20导线
b22导线
b24导线
b26导线
n1第一内线路
n2第二内线路
n3第三内线路
n4第四内线路
具体实施方式
现在使用特定语言描述附图中所示出的的本公开的实施例、或实例。但应当理解的是，不意图藉此限制本公开的实施方式。所述实施例中的任何变更及修改，以及对在此文件中所述原理的任何进一步应用被视为本公开相关的所属技术领域技术人员正常会想到者。可能遍及实施例重复参考编号，但这并不是说一定需要将一个实施例的该(等)特征施用到另一个实施例，即使它们共享相同的参考编号。
应理解，当一元件被称作“连接至”另一元件或“与另一元件耦合”时，其可以是直接连接至或耦合至另一元件、或者可出现中介元件。
应理解，虽然可于本文中使用词汇第一、第二、第三、等来描述各种元件、组件、区、层、及/或区段，但这些元件、组件、区、层、及/或区段不应受这些辞彚所限。反而是，这些辞彚仅用于将一个元件、组件、区、层、或区段与另一个元件、组件、区、层、或区段区别。因此，下面所描述的第一元件、组件、区、层、或区段可被称为第二元件、组件、区、层、或区段而不会悖离本发明性概念的教示。
本文中所使用的名词只是为了描述具体例示实施例目的而不是意图限制本发明性概念。除非内文中有明确另行指明，于本文中使用时，单数形式“一(a)”、“一(an)”、以及“该(the)”是意图也包括多形式。应进一步理解到，当于说明书中使用时，词汇“包含(comprises)”或“包含(comprising)”指明所称特征、整数、步骤、操作、元件、及/或组件的存在，但并不排除一或多个其它特征、整数、步骤、操作、元件、组件、或其群组的存在或添加。
图1是根据本公开的一些实施例的包括一数据分布电路18的一电路系统10的布局图。参考图1，除了包括数据分布电路18之外，电路系统10还包括一源电路12、一第一电路14及一第二电路16。第一电路14及第二电路16的各者可以是模拟电路、数字电路或其组合。源电路12作用为经由四个导线，一第一前端线路f1、一第二前端线路f2、一第三前端线路f3、及一第四前端线路f4，传输用于第一电路14的第一数据及用于第二电路16的第二数据。
第一前端线路f1、第二前端线路f2、第三前端线路f3、及第四前端线路f4作用为携带数据。在本实施例中，用于第一电路14的第一数据是通过两个导线从源电路12传输。然而，本公开不限于两个导线。用于传输第一电路14的第一数据的导线数目取决于第一数据的内容。若两个位元，诸如00、01、10及11，足以表示第一数据，则两个导线就足够。然而，若第一数据需要三个位元来表示其内容，则需要三个导线。鉴于相似的理由，用于传输第二电路16的第二数据的导线数目取决于第二数据的内容。
数据分布电路18包括一接收电路182及一发送电路184。接收电路182是经由一第一中间线路t1、一第二中间线路t2及一第三中间线路t3沟通耦合至发送电路184，所述中间线路都是导线。第一中间线路t1及第二中间线路t2作用为携带数据。结果，第一中间线路t1及第二中间线路t2可称为数据线路。从另一视角来看，所携带数据的特征在于由逻辑高状态或逻辑低状态所构成的波形。结果，第一中间线路t1及第二中间线路t2也可称为状态线路。第三中间线路t3作用为携带指出数据传输处的位址。结果，第三中间线路t3可称为位址线路。在本实施例中，位址是通过一个导线传输。然而，本公开不限于一个位址线路。位址线路的数目取决于与源电路12沟通的电路的数目。因为在本公开中有两个与源电路12沟通的电路且一个位元，诸如0或1，足以指出所述电路的各者的位址，故一个位址线路就足够。
接收电路182经由第一前端线路f1及第二前端线路f2从源电路12接收用于第一电路14的第一数据、及经由第三前端线路f3及第四前端线路f4从源电路12接收用于第二电路16的第二数据。在一实施例中，接收电路182在第一数据被更新时将第一前端线路f1及第二前端线路f2分别连接至第一中间线路t1及第二中间线路t2。替代地，接收电路182在第二数据被更新时将第三前端线路f3及第四前端线路f4分别连接至第一中间线路t1及第二中间线路t2。更新操作将在下面详细描述。
发送电路184经由第一中间线路t1及第二中间线路t2接收第一数据及第二数据中的一者、且经由第三中间线路t3接收与第一数据及第二数据中的该者相关的目标位址。在一实施例中，于单一信号传输期间，发送电路184可仅接收一个数据。再者，发送电路184根据目标位址提供第一数据及第二数据中的该者给第一电路14及第二电路16中的一者。在第一数据被更新时，目标位址是第一电路14的第一位址，且在第二数据被更新时，目标位址是第二电路16的第二位址。
在一实施例中，发送电路184在第一前端线路f1及第二前端线路f2分别被连接至第一中间线路t1及第二中间线路t2时经由第一中间线路t1及第二中间线路t2接收第一数据。替代地，发送电路184在第三前端线路f3及第四前端线路f4分别被连接至第一中间线路t1及第二中间线路t2时经由第一中间线路t1及第二中间线路t2接收第二数据。
另外，发送电路184经由一第一后端线路b1及一第二后端线路b2提供第一数据给第一电路14，或经由一第三后端线路b3及一第四后端线路b4提供第二数据给第二电路16。更详细来说，发送电路184根据第一位址提供第一数据给第一电路14。替代地，发送电路184根据第二位址提供第二数据给第二电路16。
在现有技术下，经设计用以与其他电路沟通的一电路需要过量的导线。本公开通过使用该数据分布电路来减少该导线数目而解决现有技术的此种缺点。为了例示说明，在本实施例中，如图1所显示，在源电路12与第一电路14及第二电路16二者之间的电路系统10的布局图的一区域186被三个导线占据：第一中间线路t1、第二中间线路t2、及第三中间线路t3。又者，对于与更大数目的其他电路沟通的一电路来说，通过本公开减少的导线数目会更大。例如，因为有了本公开的数据分布电路18，与两个电路(诸如第一电路14及第二电路16)沟通的源电路(诸如源电路12)，在本公开下将需要比在现有技术下所需者少至少一个导线，此将在参考图2下详细描述。换言之，本公开省空间的好处随着与源电路沟通的电路的数目成正比增加。
减少导线数目在相邻导线之间创造额外空间且因此减少在这些相邻导线之间的信号干扰。另外，因为减少了导线数目，对一集成电路的尺寸要求也减少。替代地，在本公开下，具特定面积的一集成电路可容纳更多电路。在其中该第一数据及/或第二数据需要至少两个位元表示一位元串(且因此至少两个状态线路)的一实施例中，导线数目被显著减少。再者，本公开的电路系统10可应用到存储器的电路设计，该存储器诸如动态随机存取存储器(dynamicrandomaccessmemory，dram)或静态随机存取存储器。当一电路(亦即源电路12)经设计用以与两个电路(亦即第一电路14及第二电路16)沟通时，为了如上所讨论般减少线路，数据分布电路18可插入在其等之间。
图2是一比较性电路系统20的布局图。参考图2，比较性电路系统20与参考图1时所描述与示出的电路系统10相似，除了例如比较性电路系统20省略本公开的数据分布电路18之外。源电路12经由四个导线f1'、f2'、f3'及f4'直接与第一电路20及第二电路16沟通而没有任何其他电路在其等之间。如图2所显示，在源电路12与第一电路14及第二电路16二者之间的电路系统20的布局图的一区域22被四个导线f1'、f2'、f3'及f4'占据。相比之下，对于相似的应用，本公开仅需要三个导线。此例示说明出本公开的数据分布电路如何提供集成电路尺寸的减少。
图3是根据本公开的一些实施例的包括图1所显示发送电路184的电路系统10的布局图。参考图1，发送电路184包括一第一闩锁器32及一第二闩锁器34。第一闩锁器32及第二闩锁器34二者都经由第一中间线路t1及第二中间线路t2接收第一数据及第二数据中的该者。再者，第一闩锁器32及第二闩锁器34二者都经由第三中间线路t3接收目标位址。
第一闩锁器32储存第一电路14的第一位址，并在目标位址与第一位址完全相同时经由第一后端线路b1及第二后端线路b2提供第一数据给第一电路14。当第一闩锁器32所接收的目标位址与第一闩锁器32所储存的第一位址不同时，第一闩锁器32挡下第一闩锁器32所接收的数据且不提供该数据给第一电路14。例如，若表示目标位址的值1与表示第一位址的值0不同时，则第一闩锁器32不提供该数据给第一电路14。在一实施例中，第一闩锁器可以是设定-重设(set-reset，sr)闩锁器及数据(data，d)闩锁器中的一者。
第二闩锁器34储存第二电路16的第二位址，并在目标位址与第二位址完全相同时经由第三后端线路b3及第四后端线路b4提供第二数据给第二电路16。当第二闩锁器34所接收的目标位址与第二闩锁器34所储存的第二位址不同时，第二闩锁器34挡下自身所接收的数据且不提供该数据给第二电路16。例如，若表示目标位址的值0与表示第二位址的值1不同时，则第二闩锁器34不提供该数据给第二电路16。在一实施例中，第二闩锁器可以是sr闩锁器及d型闩锁器中的一者。
在本公开下，因为有了本公开的数据分布电路，在该电路与所述两个或更多个电路之间的传输路径中的导线数目可被显著减少。再者，在两个相邻导线之间的信号干扰被缓解。另外，对集成电路的尺寸要求可减少。替代地，于给定尺寸的集成电路中，该集成电路可容纳更多电路。
图4是根据本公开的一些实施例的图1的接收电路182的方框图。参考图4，接收电路182包括一第一判定电路40及一第二判定电路42。
第一判定电路40在第一数据被更新时，经由第一中间线路t1及第二中间线路t2提供第一数据，且经由第三中间线路t3提供作为目标位址的第一位址给发送电路184。再者，第一判定电路40通过比较第一数据与第一早先数据来判定第一数据是否被更新。第一早先数据是比第一数据早被接收。例如，第一判定电路40在第二时点t2接收第一数据，且在第一时点t1接收第一早先数据。第一时点t1是早于第二时点t2。
第二判定电路42在第二数据被更新时，经由第一中间线路t1及第二中间线路t2提供第二数据，且经由第三中间线路t3提供作为目标位址的第二位址给发送电路184。再者，第二判定电路42通过比较第二数据与第二早先数据来判定第二数据是否被更新。第二早先数据是比第二数据早被接收。
在一实施例中，第一数据与第二数据不同时被更新、或不在单一传输中。结果，第一判定电路40提供第一数据及第一位址给发送电路184、或第二判定电路42提供第二数据及第二位址给发送电路184。
图5是根据本公开的一些实施例的图4的第一判定电路40及第二判定电路42的电路图。第一判定电路40包括一第一异或(xor)逻辑门500、一第一多工器(mux)504及一第二mux506。第一xor逻辑门500是分别在第一xor逻辑门的第一输入及第二输入耦合至第一前端线路f1及第二前端线路f2。另外，为了接收第一早先数据，第一xor逻辑门500是分别在第一xor逻辑门的第三输入及第四输入耦合至一第一内线路n1及一第二内线路n2。储存装置(未显示)，诸如闩锁器，闩住第一早先数据并提供第一早先数据给第一xor逻辑门500。
第一mux504是在第一mux504的受控端耦合至第一xor逻辑门500的输出且在第一mux504的输出耦合至第三中间线路t3，且接收第一位址a1。第二mux506，在第二mux506的受控端耦合至第一xor逻辑门500的该输出、分别在第二mux506的第一输入及第二输入耦合至第一前端线路f1及第二前端线路f2、且分别在第二mux506的第一输出及第二输出耦合至第一中间线路t1及第二中间线路t2。
第二xor逻辑门502是分别在第二xor逻辑门502的第一输入及第二输入耦合至第三前端线路f3及第四前端线路f4。另外，为了接收第二早先数据，第二xor逻辑门502是分别在第二xor逻辑门502的第三输入及第四输入耦合至一第三内线路n3及一第四内线路n4。储存装置(未显示)，诸如闩锁器，闩住第二早先数据并提供第二早先数据给第二xor逻辑门502。
第三mux508是在第三mux508的受控端耦合至第二xor逻辑门502的输出且在第三mux508的输出耦合至第三中间线路t3，且接收第二位址a2。第四mux510是在第四mux510的受控端耦合至第二xor逻辑门502的该输出、分别在第四mux510的第一输入及第二输入耦合至第三前端线路f3及第四前端线路f4、且分别在第四mux510的第一输出及第二输出耦合至第一中间线路t1及第二中间线路t2。
于操作时，源电路12经由第一前端线路f1及第二前端线路f2提供例如00的第一数据给第一xor逻辑门500，且经由第三前端线路f3及第四前端线路f4提供例如00的第二数据给第二xor逻辑门502。
第一xor逻辑门500通过比较00的第一数据与在第一内线路n1及第二内线路n2上的01的第一早先数据而判定00的第一数据被更新。01的第一早先数据是比00的第一数据早被接收。结果，第一xor逻辑门500输出，例如逻辑高给第一mux504与第二mux506中的各者的受控端。因应于逻辑高，第一mux504经由第三中间线路t3提供第一位址a1给发送电路184。因应于逻辑高，第二mux506经由第一中间线路t1及第二中间线路t2提供第一数据给发送电路184。
第二xor逻辑门502通过比较00的第二数据与在第三内线路n3及第四内线路n4上的00的第二早先数据而判定00的第二数据未被更新。00的第二早先数据是比00的第二数据早被接收。结果，第二xor逻辑门502输出，例如逻辑低给第三mux508与第四mux510中的各者的受控端。因应于逻辑低，第三mux508不提供第二位址a2。因应于逻辑低，第四mux510不提供第二数据。
图6是根据本公开的一些实施例示出的沟通方法600的流程图。参考图6，于操作602中，也参考图1，用于第一电路的第一数据是经由第一前端线路及第二前端线路接收。再者，用于第二电路的第二数据是经由第三前端线路及第四前端线路接收。
于操作604中，是通过比较第一数据与第一早先数据来判定第一数据是否被更新。第一早先数据是比第一数据早被接收。再者，是通过比较第二数据与第二早先数据来判定第二数据是否被更新。第二早先数据是比第二数据早被接收。若第一数据经判定为被更新，方法600继续到操作606。若第二数据经判定为被更新，方法600继续到操作610。
在操作606中，第一数据是经由第一中间线路及第二中间线路传输，且作为目标位址的第一位址是经由第三中间线路传输。
操作606之后，在操作608中，根据目标位址，第一数据是经由第一后端线路及第二后端线路提供给第一电路。
在操作610中，第二数据是经由第一中间线路及第中二间线路传输，且作为目标位址的第二位址是经由第三中间线路传输。
在操作612中，根据目标位址，第二数据是经由第三后端线路及第四后端线路提供给第二电路。
图7是根据本公开的一些实施例的电路系统70的布局图。参考图7，电路系统70包括一第一源电路702、一第一电路704、一第一接收电路706、一第三闩锁器708、一第四闩锁器710、一第一中继器712、一第二中继器714、一第一闩锁器716、一第二接收电路718、一第二闩锁器720、一第二源电路722及一第二电路724。
电路系统70是双向传输电路。于一个传输方向上，第一源电路702作用为传输数据给第二源电路722及第二电路724。于另一个传输方向上，第二源电路722作用为传输数据给第一源电路702及第一电路704。因为在第一源电路702与第二源电路722及第二电路724二者之间、或在第二源电路722与第一源电路702及第一电路704二者之间的传输路径是相当长，可能在导线上发生信号衰减。中继器，诸如第一中继器712及第二中继器714，作用为增加信号强度。在本公开中，中继器仅支援在一个方向上的信号传输。为了实施双向传输，第一中继器712及第二中继器714是反向并联连接。具体而言，第一中继器712的输入是耦合至第一接收电路706，且第一中继器712的输出是耦合至第一闩锁器716及第二闩锁器714。相比之下，第二中继器714的输入是耦合至第二接收电路718，且第二中继器714的输出是耦合至第三闩锁器708及第四闩锁器710。
第一源电路702作用为传输数据给第二源电路722及第二电路724。其之操作与图3中的源电路12相同。第二源电路722作用为传输数据给第一源电路及第一电路。其之操作也是与图3中的源电路12相同。因此，本文中省略该详细描述。
第一中继器712因应于来自第一接收电路706且在一第四中间线路t14上的第一触发信号而经由一第一中间线路t11及一第二中间线路t12从第一接收电路706接收第一数据及第二数据中的一者。在一实施例中，第一触发信号可能来自除第一接收电路706以外的任何电路。
第一接收电路706经由一第一前端线路f10及一第二前端线路f12从第一源电路702接收用于第二源电路722的第一数据、及经由一第三前端线路f14及一第四前端线路f16从第一源电路702接收用于第二电路724的第二数据。第一接收电路706经由一第三中间线路t13及一第七中间线路t23传输目标位址给第一闩锁器716及第二闩锁器720。
第一闩锁器716因应于第一触发信号而经由一第五中间线路t21及一第六中间线路t22从第一中继器712接收第一数据及第二数据中的该者。在来自第一中继器712的目标位址与第二源电路722的位址完全相同时，第一闩锁器716经由导线b10及b12传输用于第二源电路722的第一数据。
第二闩锁器720因应于第一触发信号而经由第五中间线路t21及第六中间线路t22从第一中继器712接收第一数据及第二数据中的该者。在来自第一中继器712的目标位址与第二电路724的位址完全相同时，第二闩锁器720经由导线b14及b16传输用于第二电路724的第二数据。
第二接收电路718经由一第一后端线路f20及一第二后端线路f22从第二源电路722接收用于第一源电路702的第三数据、及经由一第三后端线路f24及一第四后端线路f26从第二源电路722接收用于第一电路704的第四数据。第二接收电路718经由第七中间线路t23及第三中间线路t13传输目标位址给第三闩锁器708及第四闩锁器710。
第二中继器714因应于来自第二接收电路718且在一第八中间线路t24上的与第一触发信号不同的第二触发信号而经由第五中间线路t21及第六中间线路t22从第二接收电路718接收第三数据及第四数据中的一者。
第三闩锁器708因应于第二触发信号而经由第一中间线路t11及第二中间线路t12从第二中继器714接收第三数据及第四数据中的该者。在来自第二中继器714的目标位址与第一源电路702的位址完全相同时，第三闩锁器708经由导线b20及b22传输用于第一源电路702的第三数据。
第四闩锁器710因应于第二触发信号而经由第一中间线路t11及第二中间线路t12从第二中继器714接收第三数据及第四数据中的该者。在来自第二中继器714的目标位址与第一电路704的位址完全相同时，第四闩锁器710经由导线b24及b26传输用于第一电路704的第四数据。
于操作时，第一中继器712因应于第一触发信号接收第一数据及第二数据中的该者以及目标位址。然而，第二中继器714因应于第一触发信号而不从第一接收电路706接收第一数据及第二数据中的该者以及不接收目标位址。
相比之下，第二中继器714因应于第二触发信号而从第二接收电路718接收第三数据及第二数据中的该者以及目标位址。然而，第一中继器712因应于第二触发信号而不从第二接收电路718接收第三数据及第二数据中的该者以及不接收目标位址。
在双向传输中，因为具有本公开的第一接收电路706、第二接收电路718、第一闩锁器716、第二闩锁器720、第三闩锁器708、及第四闩锁器710，导线的数目可显著减少。具体来说，电路系统70的布局图的区域a1与区域a2的各者仅被四个导线占据。在电路与两个或更多个电路之间的传输路径中的导线数目通过应用本公开而显著减少。此种于导线数目的减少在相邻导线之间创造额外空间且因此减少在这些相邻导线之间的信号干扰。另外，因为减少了导线数目，对集成电路的尺寸要求减少。替代地，就给定面积的集成电路可容纳更多电路。
图8是一比较性电路系统80的布局图。参考图8，比较性电路系统80是与参考图7时所描述与示出的电路系统70相似，除了例如比较性电路系统80省略本公开的第一接收电路706、第二接收电路718、第一闩锁器716、第二闩锁器720、第三闩锁器708、及第四闩锁器710之外。第一源电路702经由导线800及802以通过第一中继器712而经由导线812及814传输用于第二源电路722的数据给第二源电路722。另外，第一源电路702经由导线804及806以通过第一中继器712而经由导线816及818传输用于第二电路724的数据给第二电路724。相比之下，第二源电路722经由导线820及822以通过第二中继器714而经由导线808及810传输用于第一源电路702的数据给第一源电路702。再者，第二源电路722经由导线824及826以通过第二中继器714而经由导线826及828而传输用于第一电路704的数据给第一电路704。
如图8显示，电路系统80的布局图的区域a1'与区域a2'的各者被八个导线占据，远超过在应用本公开下占据相同区域之四个导线。因此，在此情况下，集成电路的最佳尺寸减少是通过应用本公开实现。
在现有技术下，经设计用以与其他电路沟通的一电路需要过量的导线。本公开通过使用该数据分布电路来减少该导线数目而解决现有技术的此种缺点。再者，通过本公开减少的导线数目对于与更大数目的其他电路沟通的一电路来说是更大。例如，与两个其它电路沟通的一源电路，在本公开下将需要比在现有技术下所需者少至少一个导线。
减少导线数目在相邻导线之间创造额外空间且因此减少在这些相邻导线之间的信号干扰。因此，因为减少了导线数目，对一集成电路的尺寸要求也减少。替代地，在本公开下，具特定面积的一集成电路可容纳更多电路。在其中该第一数据及/或第二数据需要至少两个位元表示一位元串(且因此至少两个状态线路)以表示该第一数据及/或第二数据的内容的一实施例中，导线数目被显著减少。
一些实施例具有一个下列特征及/或优点，或下列特征及/或优点的组合。在一些实施例中，提供一种电路系统。该电路系统包括一源电路、一第一电路、一第二电路、及一数据分布电路。该数据分布电路包括一接收电路及一发送电路。该接收电路是用以经由一第一前端线路及一第二前端线路从该源电路接收用于该第一电路的一第一数据、及经由一第三前端线路及一第四前端线路从该源电路接收用于该第二电路的一第二数据。该发送电路是用以经由一第一中间线路及一第二中间线路接收该第一数据及该第二数据中的一者、经由一第三中间线路接收与该第一数据及该第二数据中的该者相关的一目标位址。该发送电路是用以根据该目标位址，提供该第一数据及该第二数据中的该者给该第一电路及该第二电路中的一者。
在一些实施例中，提供一种电路系统。该电路系统包括一源电路、一第一电路、一第二电路、及一数据分布电路。该数据分布电路包括一接收电路及一发送电路。该接收电路是用以经由一第一前端线路及一第二前端线路从该源电路接收用于该第一电路的一第一数据、经由一第三前端线路及一第四前端线路从该源电路接收用于该第二电路的一第二数据、在该第一数据被更新时将该第一前端线路及该第二前端线路分别连接至一第一中间线路及一第二中间线路、及在该第二数据被更新时将该第三前端线路及该第四前端线路分别连接至该第一中间线路及该第二中间线路。该发送电路是用以在该第一前端线路及该第二前端线路分别被连接至该第一中间线路及该第二中间线路时经由该第一中间线路及该第二中间线路接收该第一数据、及在该第三前端线路及该第四前端线路分别被连接至该第一中间线路及该第二中间线路时经由该第一中间线路及该第二中间线路接收该第二数据。
在一些实施例中，提供一种电路系统。该电路系统包括一第一源电路、一第二源电路、一第一电路、一第二电路、一第一中继器、一第二中继器、一第一闩锁器、一第二闩锁器、一第三闩锁器、一第四闩锁器、一第一接收电路及一第二接收电路。该第一接收电路是用以经由一第一前端线路及一第二前端线路从该第一源电路接收用于该第二源电路的一第一数据、及经由一第三前端线路及一第四前端线路从该第一源电路接收用于该第二电路的一第二数据。该第一中继器是用以因应于一第一触发信号而经由一第一中间线路及一第二中间线路从该第一接收电路接收该第一数据及该第二数据中的一者。该第一闩锁器是用以因应于该第一触发信号而经由一第五中间线路及一第六中间线路从该第一中继器接收该第一数据及该第二数据中的该者。该第二闩锁器是用以因应于该第一触发信号而经由该第五中间线路及该第六中间线路从该第一中继器接收该第一数据及该第二数据中的该者。该第二接收电路是用以经由一第一后端线路及一第二后端线路从该第二源电路接收用于该第一源电路的一第三数据、及经由一第三后端线路及一第四后端线路从该第二源电路接收用于该第一电路的一第四数据。该第二中继器是用以因应于不同于该第一触发信号的一第二触发信号而经由该第五中间线路及该第六中间线路从该第二接收电路接收该第三数据及该第四数据中的一者。该第三闩锁器是用以因应于该第二触发信号而经由该第一中间线路及该第二中间线路从该第二中继器接收该第三数据及该第四数据中的该者。该第四闩锁器是用以因应于该第二触发信号而经由该第一中间线路及该第二中间线路从该第二中继器接收该第三数据及该第四数据中的该者。
虽然已详细描述本公开及其的优点，应理解可在不悖离如所附权利要求中界定的本公开的构思及实施方式下，作出各种改变、取代、及替代。例如，上面所讨论制程的多者可以不同方法学实施并可被其他制程取代、或其组合。
再者，不意图将本申请案的实施方式限制于说明书中所描述的制程、机器、制造、及物质的组成物、手段、方法、及步骤的具体实施例。从本公开的公开内容，本技术领域中技术人员将轻易地了解到，可根据本公开利用目前存在或待于日后开发出的实施如本文中所述的对应实施例实质上相同功能或实现如本文中所述的对应实施例实质上相同结果的制程、机器、制造、物质的组成物、手段、方法、或步骤。据此，随附的权利要求是意图于它们的实施方式中包括这些制程、机器、制造、物质的组成物、手段、方法、或步骤。