本申请涉及数字电子技术领域，尤其涉及一种抗瞬态效应的选通器。
背景技术：
选通器MUX是一种重要的数字电路结构，也是基于SRAM类型FPGA的主要组成单元。
但本申请申请人在实现本申请实施例中技术方案的过程中，发现上述现有技术至少存在如下技术问题：
在现有技术中由于选通器的选通信号容易受到空间粒子的辐射影响，产生单粒子瞬态SET，导致错误的信号被MUX选中作为输出。如果错误信号被电路中的存储单元捕获，会造成软错误，造成系统失效的技术问题。
申请内容
本申请实施例提供了一种抗瞬态效应的选通器，通过上述选通器解决了现有技术中如果错误信号被电路中的存储单元捕获，会造成软错误，造成系统失效的技术问题，达到了在保持电路面积较小的前提下，能够使选择信号SEL受到影响时，避免输出错误的信号的技术效果。
本申请实施例提供了一种抗瞬态效应的选通器，所述收集装置包括：一延迟单元，所述延迟单元接收选通信号SEL，对所述选通信号SEL进行延迟，获得延迟信号；逻辑与运算单元，所述逻辑与运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑与运算，获得SEL1信号，并发送SEL1信号至晶体管M3的栅极；逻辑或运算单元，所述逻辑或运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑或运算，获得SEL2信号，并发送SEL2信号至晶体管M6的栅极；反相器，所述反相器接收所述SEL1信号和所述SEL2信号，并发送SEL1反相信号的SEL1B信号和SEL2反相信号的SEL2B信号，且将所述SEL1B信号发送晶体管M5的栅极；将所述SEL2B信号发送晶体管M4的栅极；其中，第一信号A的反相信号作为晶体管M1和晶体管M7的栅极；第二信号B的反相信号作为晶体管M2和晶体管M8的栅极。
优选的，所述选通器还包括：所述延迟单元由四个首尾相接的反相器组成。
优选的，所述选通器还包括：所述选通器的逻辑输出为：OUT＝A·(！SEL)+B·SEL；其中，当SEL＝1时，选择B信号输出到OUT；SEL＝0时，选择A信号输出到OUT，其中A表示第一信号A，B表示第一信号B。
本申请实施例中的上述一个或多个技术方案，至少具有如下一种或多种技术效果：
本申请实施例通过提供一种抗瞬态效应的选通器，所述选通器包括：一延迟单元，所述延迟单元接收选通信号SEL，对所述选通信号SEL进行延迟，获得延迟信号；逻辑与运算单元，所述逻辑与运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑与运算，获得SEL1信号，并发送SEL1信号至晶体管M3的栅极；逻辑或运算单元，所述逻辑或运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑或运算，获得SEL2信号，并发送SEL2信号至晶体管M6的栅极；反相器，所述反相器接收所述SEL1信号和所述SEL2信号，并发送SEL1反相信号的SEL1B信号和SEL2反相信号的SEL2B信号，且将所述SEL1B信号发送晶体管M5的栅极；将所述SEL2B信号发送晶体管M4的栅极；其中，第一信号A的反相信号作为晶体管M1和晶体管M7的栅极；第二信号B的反相信号作为晶体管M2和晶体管M8的栅极。解决了现有技术中如果错误信号被电路中的存储单元捕获，会造成软错误，造成系统失效的技术问题，达到了在保持电路面积较小的前提下，能够使选择信号SEL受到影响时，避免输出错误的信号的技术效果。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的一种抗瞬态效应的选通器的结构示意图；
附图标记说明：1-延迟单元，2-逻辑与运算单元，3-逻辑或运算单元，4-反相器,。
具体实施方式
本申请实施例提供了一种抗瞬态效应的选通器，解决了现有技术中由如果错误信号被电路中的存储单元捕获，会造成软错误，造成系统失效的技术问题。
本申请实施例中的技术方案，总体结构如下：一延迟单元，所述延迟单元接收选通信号SEL，对所述选通信号SEL进行延迟，获得延迟信号；逻辑与运算单元，所述逻辑与运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑与运算，获得SEL1信号，并发送SEL1信号至晶体管M3的栅极；逻辑或运算单元，所述逻辑或运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑或运算，获得SEL2信号，并发送SEL2信号至晶体管M6的栅极；反相器，所述反相器接收所述SEL1信号和所述SEL2信号，并发送SEL1反相信号的SEL1B信号和SEL2反相信号的SEL2B信号，且将所述SEL1B信号发送晶体管M5的栅极；将所述SEL2B信号发送晶体管M4的栅极；其中，第一信号A的反相信号作为晶体管M1和晶体管M7的栅极；第二信号B的反相信号作为晶体管M2和晶体管M8的栅极。达到了在保持电路面积较小的前提下，能够使选择信号SEL受到影响时，避免输出错误的信号的技术效果。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例一
本申请实施例提供了一种抗瞬态效应的选通器，请参考图1，所述选通器包括：
一延迟单元1，所述延迟单元1接收选通信号SEL，对所述选通信号SEL进行延迟，获得延迟信号；所述延迟单元1由四个首尾相接的反相器组成。
具体而言，所述延迟单元1可以由四个首尾相接的反相器组成，所述延迟单元的作用为对输入信号进行延迟，可以对输入信号进行一个周期的延迟或者根据实际情况进行相应周期的延迟，对接收到的信号进行延迟,从而得到所述延迟信号。
逻辑与运算单元2，所述逻辑与运算单元2接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑与运算，获得SEL1信号，并发送SEL1信号至晶体管M3的栅极；
具体而言，逻辑运算(logical operators)通常用来测试真假值。最常见到的逻辑运算就是循环的处理，用来判断是否该离开循环或继续执行循环内的指令。其中，在逻辑与运算中，符号表示为and。只有同为真时才为真。在本申请实施例中，所述逻辑与运算单元2接收所述选通信号和所述延迟信号，对其进行逻辑与运算，从而得到SEL1信号，所述SEL1信号为所述选通信号和所述延迟信号进行逻辑与运算后的信号，然后将所述SEL1信号发送至晶体管M3的栅极。
逻辑或运算单元3，所述逻辑或运算单3元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑或运算，获得SEL2信号，并发送SEL2信号至晶体管M6的栅极；
具体而言，在逻辑或运算中，符号表示为Or。其运算规则为只有同为假时才为假，在本申请实施例中，所述逻辑或运算单元3接收所述选通信号和所述延迟信号，对其进行逻辑或运算，从而得到SEL2信号，所述SEL2信号为所述选通信号和所述延迟信号进行逻辑或运算后的信号，然后将所述SEL2信号发送至晶体管M6的栅极。
反相器4，所述反相器4接收所述SEL1信号和所述SEL2信号，并发送SEL1反相信号的SEL1B信号和SEL2反相信号的SEL2B信号，且将所述SEL1B信号发送晶体管M5的栅极；将所述SEL2B信号发送晶体管M4的栅极；
具体而言，所述反相器4可以将输入信号的相位反转180度，举例而言，如果输入反相器4的信号电平为1，经过反相器4后，输出信号由原先输入的1变为0，如果输入信号为0，那么从所述反相器4输出的信号变为1,。在本申请实施例中，所述逻辑或运算单元2和所述逻辑或运算单元3的输出端分别连接一个反相器4，所述反相器4将所述SEL1信号和所述SEL2信号进行翻转，得到SEL1B信号和SEL2B信号，其中，所述SEL1B信号为SEL1信号的反相信号，所述SEL2B信号为SEL2信号的反相信号，然后将所述SEL1B信号发送晶体管M5的栅极；将所述SEL2B信号发送晶体管M4的栅极。
其中，第一信号A的反相信号作为晶体管M1和晶体管M7的栅极；第二信号B的反相信号作为晶体管M2和晶体管M8的栅极。所述选通器的逻辑输出为：OUT＝A·(！SEL)+B·SEL；其中，当SEL＝1时，选择B信号输出到OUT；SEL＝0时，选择A信号输出到OUT，其中A表示第一信号A，B表示第一信号B。
具体而言，本发明方案实现的逻辑输出为：
OUT＝A·(！SEL)+B·SEL
当SEL＝1时，选择B信号输出到OUT；SEL＝0时，选择A信号输出到OUT；
本发明能够处理SEL信号受到单粒子瞬态的影响，总共可以分为以下几种情况：
SEL＝1时，且不受到单粒子瞬态的影响。SEL1和SEL2都为1，M3和M5都关断，M4和M6都导通。如果B为逻辑0，则M8导通同时M2关断，OUT通过M6，M8形成的通路被下拉到地，输出B的逻辑值0；如果B的逻辑为1，则M2导通同时M7关断，OUT通过M2，M4形成的通路上拉到VDD，输出B的逻辑值1。SEL1和SEL2的反向信号SEL1B和SEL2B异或得到的ERROR信号为0，因此M9、M10和M11导通，不影响整个多路选通器的工作。
SEL＝0时，且不受到单粒子瞬态的影响。SEL1和SEL2都为0，M4和M6都关断，M3和M5都导通。如果A为逻辑0，则M7导通同时M1关断，OUT通过M5，M7形成的通路被下拉到地，输出A的逻辑值0；如果A的逻辑为1，则M1导通同时M7关断，OUT通过M1，M3形成的通路上拉到VDD，输出A的逻辑值1。SEL1和SEL2的反向信号SEL1B和SEL2B异或得到的ERROR信号为0，因此M9、M10和M11导通，不影响整个多路选通器的工作。
SEL＝1时，且受到单粒子瞬态的影响跳变为0。经过延时模块Delay的SEL信号依然是1，因此SEL1信号为0，SEL2信号为1。异或运算得到的ERROR信号为1，M9、M10和M11关断，输出OUTPUT变为浮空态且在较短的时间内保持原来的逻辑状态。瞬态效应结束后，SEL1和SEL2恢复到相同的逻辑值，OUT结束浮空态。瞬态效应时，由于SEL1和SEL2信号的逻辑值相反，ERROR信号为高电平，这样MUX不会存在从VDD到GND的通路，这样就避免了功耗的增加。
当SEL1B和SEL2B受到单粒子瞬态的影响，导致两者的逻辑值不同，该情况与SEL1或SEL2受到影响时的情况类似。经过异或门XOR得到的ERROR信号为1，M9、M10和M11关断，输出OUTPUT变为浮空态且在较短的时间内保持原来的逻辑状态。瞬态效应结束后，SEL1B和SEL2B恢复到相同的逻辑值，OUT结束浮空态。
SEL＝0时，且受到单粒子瞬态的影响跳变为1。可以参考上面的情况进行分析。
当被选择信号A或B受到影响时，OUTPUT会产生一个瞬态脉冲，之后恢复正确的电平。信号A和信号B的稳定性应当由产生这两个信号的组合逻辑电路来考虑，不是本发明方案关注的重点。
本申请实施例通过上述技术方案解决了现有技术中由如果错误信号被电路中的存储单元捕获，会造成软错误，造成系统失效的技术问题，达到了在保持电路面积较小的前提下，能够使选择信号SEL受到影响时，避免输出错误的信号的技术效果。
本申请实施例中提供的技术方案，至少具有如下技术效果或优点：
本申请实施例通过提供一种抗瞬态效应的选通器，所述选通器包括：一延迟单元，所述延迟单元接收选通信号SEL，对所述选通信号SEL进行延迟，获得延迟信号；逻辑与运算单元，所述逻辑与运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑与运算，获得SEL1信号，并发送SEL1信号至晶体管M3的栅极；逻辑或运算单元，所述逻辑或运算单元接收所述选通信号SEL和所述延迟信号，对所述选通信号SEL和所述延迟信号进行逻辑或运算，获得SEL2信号，并发送SEL2信号至晶体管M6的栅极；反相器，所述反相器接收所述SEL1信号和所述SEL2信号，并发送SEL1反相信号的SEL1B信号和SEL2反相信号的SEL2B信号，且将所述SEL1B信号发送晶体管M5的栅极；将所述SEL2B信号发送晶体管M4的栅极；其中，第一信号A的反相信号作为晶体管M1和晶体管M7的栅极；第二信号B的反相信号作为晶体管M2和晶体管M8的栅极。解决了现有技术中如果错误信号被电路中的存储单元捕获，会造成软错误，造成系统失效的技术问题，达到了在保持电路面积较小的前提下，能够使选择信号SEL受到影响时，避免输出错误的信号的技术效果。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。