本发明涉及半导体集成电路制造领域，特别是涉及一种逐次逼近模数转换器。本发明还涉及一种逐次逼近模数转换器的转换方法。
背景技术：
逐次逼近模数转换器(saradc)以中等转换精度(8～16位)、中等转换速度(5ms/s以下)、低功耗、低成本、兼容现代cmos工艺和易于按比例缩小的综合优势，被广泛采用。
如图1所示，是现有逐次逼近模数转换器的结构图；逐次逼近模数转换器包括：采样保持电路，n位数模转换器(dac)，比较器103，逐次逼近控制逻辑电路102。通常，采用电容阵列101同时实现采样保持电路和n位数模转换器。其中作为与精度和速度相关的重要组成部分，数模转换器(dac)起着将参考电压(vref)进行二分的关键性作用。
逐次逼近模数转换器用二进制查找法来决定匹配模拟输入信号的最接近的数字值。
将输入的模拟输入信号即输入电压vin与已知的参考电压vrefn和vrefp进行多次比较，在逐次逼近控制逻辑电路102的控制下，使转换后的数字值在数值上逐次逼近输入模拟量的对应值。
在采样阶段，将模拟输入信号采样到dac的电容阵列101上。
开始转换后，逐次逼近控制逻辑电路102在时钟输入的控制下控制n位数模转换器输出一个1/2vref的模拟信号，采样信号和1/2vref进行比较得到最高位即msb的值；之后，进行下一次的比较，下一次比较时n位数模转换器根据msb的值输出一个3/4vref或1/4vref的模拟信号，之后采样信号和3/4vref或1/4vref中的一个进行比较得到次高位的值。以此类推，比较器103不断对比输入端，直到完成最低有效位(lbs)的转换，至此各位的码值均已确定，逐次逼近转换完成。
采样保持电路和n位数模转换器通常采用电容阵列101同时实现，如图2所示，是现有12位逐次逼近模数转换器的一段式电容阵列结构，可知，共包括12个位权重电容以及一个终端电容c113，最低位(lsb)权重电容c101的电容值为1个单位电容即c，从低位往高位位权重电容的电容值依次增加1倍，最高位(msb)权重电容c112的电容值为211c；终端电容c113的电容值为c。各位权重电容以及终端电容c113的上极板连接在一起并引出输出端vout，各位权重电容以及终端电容c113的下极板和一刀三掷开关连接，在控制信号的控制下各所述一刀三掷开关的另一端连接输入电压vin、正相参考电压vrefp和反相参考电压vrefn中的一个；对于不采用差分参考电压信号vrefp和vrefn的情形，则有在控制信号的控制下各所述一刀三掷开关的另一端连接输入电压vin、参考电压和地中的一个。输出端vout通过一个切换开关连接到共模电平vcm。
12位saradc目前所用的电容阵列大多采用两段式结构，为了获得最低的电容开关能耗，耦合电容两边的电容阵列权重位数相等。如图2所示，是现有12位逐次逼近模数转换器的二段式电容阵列结构；权重电容c201至c206位于第一段电容子阵列中，权重电容c207至c212位于第二段电容子阵列中，终端电容c213也位于第一段电容子阵列；耦合电容c214耦接在第一和二段电容子阵列之间。各电容的电容值在图2中都标出。为保证二进制权重，耦合电容用64/63c的分数电容，也即采用分数电容的耦合电容c214后，从权重电容c207的下极板输入的信号对输出端vout信号的改变量为从权重电容c206的下极板输入的信号对输出端vout信号的改变量的两倍。
现有技术中12位saradc也有采用3段式电容阵列结构。
现有逐次逼近模数转换器在进行模数转换过程中，首先是对模拟输入信号进行采样，之后对采样信号进行逐次模数转换；之后再采样，再对对采样信号进行逐次模数转换，直至对模拟输入信号进行完整的模数转换。如图4所示，是现有12位逐次逼近模数转换器的逐次模数转换时序；时序图中包括了3个信号的时序，分别为对应为操作时序、时钟和采样信号的时序。
在采样时钟使能即为高电平时，进行的操作为采样，占用的时钟周期为1个周期，即图4中用1表示的第1时钟周期。
之后有一个空闲的时钟周期没有进行操作，即对应于第2时钟周期。
之后进行连续12位的逐次模数转换操作，操作分别用bit1、bit2直至bit12表示，其中bit1的操作对应于得到12位数字输出信号中的最高位值即第12位值，bit2的操作对应于得到12位数字输出信号中第11位值，以此类推，直至bit12对应的操作得到12位数字输出信号中第1位值，完整对采样信号的逐次模数转换。之后进行下一循环的采样和转换操作。可以看出，在逐次模数转换操作中，每一位对应的模数转换操作都需要占用一个时钟周期，总共需要12个时钟周期，图4中分别对应于3、4直至14所标示的时钟周期。
由上可知，在现有采样转换时序即逐次模数转换时序中共需要14个时钟周期。但是，实际上，模拟输入信号通常为连续信号，前后两次采样信号之间的变化比较缓慢，前后两次采样信号进行转换后得到的数字输出信号的前面几位即较高的几位的值往往相同，仅有较低位会产生变化，现有对各次采样信号都进行完整的14个时钟周期的逐次模数转换会造成时钟和功耗的浪费。
技术实现要素：
本发明所要解决的技术问题是提供一种逐次逼近模数转换器，能提高模数转换速度和降低功耗。为此，本发明还提供一种逐次逼近模数转换方法。
为解决上述技术问题，本发明提供的逐次逼近模数转换器包括：
采样保持电路，n位数模转换器，比较器，逐次逼近控制逻辑电路。
所述逐次逼近控制逻辑电路的数据输出端输出所述逐次逼近模数转换器的模数转换的n位数字输出信号，n为正整数。
所述逐次逼近控制逻辑电路的控制信号输出端输出n位逻辑控制信号到所述n型数模转换器，所述逐次逼近控制逻辑电路采用如下时序步骤进行模数转换的控制：
步骤一、对模拟输入信号进行第一次采样得到采样信号，接着进行步骤二。
步骤二、对所述采样信号进行从最高的第n位开始到最低的第1位的完整时序的逐次模数转换得到对应的所述n位数字输出信号并输出，将该次输出的n位数字输出信号作为前次n位数字输出信号。
步骤三、对所述模拟输入信号进行下一次采样并得到对应的采样信号。
步骤四、对步骤三的所述采样信号进行逐次模数转换，包括如下分步骤：
步骤41、判断所述前次n位数字输出信号的第m位至第1位是否都为1或者所述前次n位数字输出信号的第m位至第1位是否都为0，如果所述前次n位数字输出信号的第m位至第1位都为1或者所述前次n位数字输出信号的第m位至第1位都为0，则进行步骤二。
如果所述前次n位数字输出信号的第m位至第1位不都为1或0，则进行步骤42；其中m为小于n且大于1的整数。
步骤42、直接采用所述前次n位数字输出信号的第n位至第m+1位的结果作为当次转换的n位数字输出信号的第n位至第m+1位的结果，仅对第m位至第1位的结果进行逐次模数转换得到当次转换的n位数字输出信号，之后将当次转换输出的n位数字输出信号作为前次n位数字输出信号。
之后，重复步骤三和步骤四直至对所述模拟输入信号采样和模数转换完成。
进一步的改进是，所述时序步骤通过时钟信号进行控制，步骤一和步骤三中的采样步骤需要一个时钟周期，采样结束后到对应的所述逐次模数转换的第一次模数转换之间具有一个时钟周期的间隔。
进一步的改进是，对应的所述逐次模数转换中每一次模数转换占用一个时钟周期，步骤二对应的所述逐次模数转换共占用n个时钟周期，步骤42对应的所述逐次模数转换共占用m个时钟周期。
进一步的改进是，所述采样保持电路和所述n位数模转换器通过电容阵列实现，在所述电容阵列中包括有开关阵列，所述逐次逼近控制逻辑电路通过控制所述开关阵列的开关切换实现对采样和所述逐次模数转换的控制。
进一步的改进是，所述电容阵列具有分段式结构。
进一步的改进是，n为12。
进一步的改进是，m为6。
为解决上述技术问题，本发明提供的逐次逼近模数转换方法中逐次逼近模数转换器包括：采样保持电路，n位数模转换器，比较器，逐次逼近控制逻辑电路。
所述逐次逼近控制逻辑电路的数据输出端输出所述逐次逼近模数转换器的模数转换的n位数字输出信号，n为正整数。
所述逐次逼近控制逻辑电路的控制信号输出端输出n位逻辑控制信号到所述n型数模转换器，所述逐次逼近控制逻辑电路采用如下时序步骤进行模数转换的控制：
步骤一、对模拟输入信号进行第一次采样得到采样信号，接着进行步骤二。
步骤二、对所述采样信号进行从最高的第n位开始到最低的第1位的完整时序的逐次模数转换得到对应的所述n位数字输出信号并输出，将该次输出的n位数字输出信号作为前次n位数字输出信号。
步骤三、对所述模拟输入信号进行下一次采样并得到对应的采样信号。
步骤四、对步骤三的所述采样信号进行逐次模数转换，包括如下分步骤：
步骤41、判断所述前次n位数字输出信号的第m位至第1位是否都为1或者所述前次n位数字输出信号的第m位至第1位是否都为0，如果所述前次n位数字输出信号的第m位至第1位都为1或者所述前次n位数字输出信号的第m位至第1位都为0，则进行步骤二。
如果所述前次n位数字输出信号的第m位至第1位不都为1或0，则进行步骤42；其中m为小于n且大于1的整数。
步骤42、直接采用所述前次n位数字输出信号的第n位至第m+1位的结果作为当次转换的n位数字输出信号的第n位至第m+1位的结果，仅对第m位至第1位的结果进行逐次模数转换得到当次转换的n位数字输出信号，之后将当次转换输出的n位数字输出信号作为前次n位数字输出信号。
之后，重复步骤三和步骤四直至对所述模拟输入信号采样和模数转换完成。
进一步的改进是，所述时序步骤通过时钟信号进行控制，步骤一和步骤三中的采样步骤需要一个时钟周期，采样结束后到对应的所述逐次模数转换的第一次模数转换之间具有一个时钟周期的间隔。
进一步的改进是，对应的所述逐次模数转换中每一次模数转换占用一个时钟周期，步骤二对应的所述逐次模数转换共占用n个时钟周期，步骤42对应的所述逐次模数转换共占用m个时钟周期。
进一步的改进是，所述采样保持电路和所述n位数模转换器通过电容阵列实现，在所述电容阵列中包括有开关阵列，所述逐次逼近控制逻辑电路通过控制所述开关阵列的开关切换实现对采样和所述逐次模数转换的控制。
进一步的改进是，所述电容阵列具有分段式结构。
进一步的改进是，所述电容阵列的相邻位的电容采用二进制权重关系进行配置。
进一步的改进是，n为12。
进一步的改进是，m为6。
本发明对逐次逼近控制逻辑电路进行模数转换的时序步骤进行了特别的设置，除第一次采样信号采样包括了全部位数的完整时序的逐次模数转换外，后续采样完成之后都根据前次n位数字输出信号的结果进行逐次模数转换的时序确定，对于缓慢变化的模拟输入信号，由于前后两次采样得到的采样信号之间的变化不大，对应的n位数字输出信号之间的高位值往往相同，这样，能够使得能对大多数的采样信号进行仅包括多个低位值即m位以下的逐次模数转换，所以能减少对应的采样信号的逐次模数转换的时钟周期数，从而能提高模数转换速度和降低功耗。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有逐次逼近模数转换器的结构图；
图2是现有12位逐次逼近模数转换器的一段式电容阵列结构；
图3是现有12位逐次逼近模数转换器的二段式电容阵列结构；
图4是现有12位逐次逼近模数转换器的逐次模数转换时序；
图5是本发明实施例逐次逼近控制逻辑电路的时序步骤的流程图；
图6是本发明实施例的步骤42中的逐次模数转换时序。
具体实施方式
本发明实施例逐次逼近模数转换器：
如图5所示，是本发明实施例逐次逼近控制逻辑电路102的时序步骤的流程图；本发明实施例的逐次逼近模数转换器的结构图请参考图1所示，本发明实施例逐次逼近模数转换器包括：
采样保持电路，n位数模转换器，比较器103，逐次逼近控制逻辑电路102。
本发明实施例中，所述采样保持电路和所述n位数模转换器通过电容阵列101实现，在所述电容阵列101中包括有开关阵列，所述逐次逼近控制逻辑电路102通过控制所述开关阵列的开关切换实现对采样和所述逐次模数转换的控制。
所述电容阵列101的相邻位的电容采用二进制权重关系进行配置，也即高位电容为相邻的低一位电容的2倍。
本发明实施例中的电容阵列101能采用图2所示的一段式结构；也能采用图3所示的分段式结构。
所述逐次逼近控制逻辑电路102的数据输出端输出所述逐次逼近模数转换器的模数转换的n位数字输出信号，n为正整数。
所述逐次逼近控制逻辑电路102的控制信号输出端输出n位逻辑控制信号到所述n型数模转换器，所述逐次逼近控制逻辑电路102采用如下时序步骤进行模数转换的控制：
步骤一、对模拟输入信号vin进行第一次采样得到采样信号，接着进行步骤二。
步骤二、对所述采样信号进行从最高的第n位开始到最低的第1位的完整时序的逐次模数转换得到对应的所述n位数字输出信号并输出，将该次输出的n位数字输出信号作为前次n位数字输出信号。
本发明实施例中n为12。在其它实施例中n也能取其它值，如8,10,14等。步骤二对应的时序图请参考图4所示。
步骤三、对所述模拟输入信号vin进行下一次采样并得到对应的采样信号。
步骤四、对步骤三的所述采样信号进行逐次模数转换，包括如下分步骤：
步骤41、判断所述前次n位数字输出信号的第m位至第1位是否都为1或者所述前次n位数字输出信号的第m位至第1位是否都为0，如果所述前次n位数字输出信号的第m位至第1位都为1或者所述前次n位数字输出信号的第m位至第1位都为0，则进行步骤二。
步骤41中当所述前次n位数字输出信号的第m位至第1位都为1或0时，表示相邻的采样信号的差值超出了低m位数字输出信号的描述范围，故需要跳转到步骤二中进行完整时序的逐次模数转换。
如果所述前次n位数字输出信号的第m位至第1位不都为1或0，则进行步骤42；其中m为小于n且大于1的整数。
步骤42、直接采用所述前次n位数字输出信号的第n位至第m+1位的结果作为当次转换的n位数字输出信号的第n位至第m+1位的结果，仅对第m位至第1位的结果进行逐次模数转换得到当次转换的n位数字输出信号，之后将当次转换输出的n位数字输出信号作为前次n位数字输出信号。
本发明实施例中m为6，即取为n的一半。在其它实施例中m为大于n的一半或小于n的一半，且能根据n值的变化而变化。步骤42对应的时序图请参考图6所示。比较图4和图6所示可知，图6中，没有进行bit1至bit6对应的操作，也即bit1至bit6操作对应的取值即n位数字输出信号的高6位值直接采用前次n位数字输出信号的高6位值即可。这样就能节约bit1至bit6操作对应的时钟周期，共6个时钟周期。
所述时序步骤通过时钟信号进行控制，步骤一和后续步骤三中的采样步骤需要一个时钟周期即图4和图6中的第1时钟周期，这时采样时钟为高电平；采样结束后到对应的所述逐次模数转换的第一次模数转换之间具有一个时钟周期的间隔，即图4和图6中的第2时钟周期。
对应的所述逐次模数转换中每一次模数转换占用一个时钟周期，步骤二对应的所述逐次模数转换共占用n个时钟周期，步骤42对应的所述逐次模数转换共占用m个时钟周期。从图4中可以看出，步骤二对应的采样转换操作总共仅需14个时钟周期；从图6中可以看出，步骤42对应的采样转换操作总共仅需8个时钟周期。
之后，重复步骤三和步骤四直至对所述模拟输入信号vin采样和模数转换完成。
本发明实施例对逐次逼近控制逻辑电路102进行模数转换的时序步骤进行了特别的设置，除第一次采样信号采样包括了全部位数的完整时序的逐次模数转换外，后续采样完成之后都根据前次n位数字输出信号的结果进行逐次模数转换的时序确定，对于缓慢变化的模拟输入信号vin，由于前后两次采样得到的采样信号之间的变化不大，对应的n位数字输出信号之间的高位值往往相同，这样，能够使得能对大多数的采样信号进行仅包括多个低位值即m位以下的逐次模数转换，所以能减少对应的采样信号的逐次模数转换的时钟周期数，从而能提高模数转换速度和降低功耗。
本发明实施例逐次逼近模数转换方法：
本发明实施例逐次逼近模数转换方法中逐次逼近模数转换器包括：包括：
采样保持电路，n位数模转换器，比较器103，逐次逼近控制逻辑电路102。
本发明实施例中，所述采样保持电路和所述n位数模转换器通过电容阵列101实现，在所述电容阵列101中包括有开关阵列，所述逐次逼近控制逻辑电路102通过控制所述开关阵列的开关切换实现对采样和所述逐次模数转换的控制。
所述电容阵列101的相邻位的电容采用二进制权重关系进行配置，也即高位电容为相邻的低一位电容的2倍。
本发明实施例中的电容阵列101能采用图2所示的一段式结构；也能采用图3所示的分段式结构。
所述逐次逼近控制逻辑电路102的数据输出端输出所述逐次逼近模数转换器的模数转换的n位数字输出信号，n为正整数。
所述逐次逼近控制逻辑电路102的控制信号输出端输出n位逻辑控制信号到所述n型数模转换器，所述逐次逼近控制逻辑电路102采用如下时序步骤进行模数转换的控制：
步骤一、对模拟输入信号vin进行第一次采样得到采样信号，接着进行步骤二。
步骤二、对所述采样信号进行从最高的第n位开始到最低的第1位的完整时序的逐次模数转换得到对应的所述n位数字输出信号并输出，将该次输出的n位数字输出信号作为前次n位数字输出信号。
本发明实施例中n为12。在其它实施例中n也能取其它值，如8,10,14等。步骤二对应的时序图请参考图4所示。
步骤三、对所述模拟输入信号vin进行下一次采样并得到对应的采样信号。
步骤四、对步骤三的所述采样信号进行逐次模数转换，包括如下分步骤：
步骤41、判断所述前次n位数字输出信号的第m位至第1位是否都为1或者所述前次n位数字输出信号的第m位至第1位是否都为0，如果所述前次n位数字输出信号的第m位至第1位都为1或者所述前次n位数字输出信号的第m位至第1位都为0，则进行步骤二。
如果所述前次n位数字输出信号的第m位至第1位不都为1或0，则进行步骤42；其中m为小于n且大于1的整数。
步骤42、直接采用所述前次n位数字输出信号的第n位至第m+1位的结果作为当次转换的n位数字输出信号的第n位至第m+1位的结果，仅对第m位至第1位的结果进行逐次模数转换得到当次转换的n位数字输出信号，之后将当次转换输出的n位数字输出信号作为前次n位数字输出信号。
本发明实施例中m为6，即取为n的一半。在其它实施例中m为大于n的一半或小于n的一半，且能根据n值的变化而变化。步骤42对应的时序图请参考图6所示。比较图4和图6所示可知，图6中，没有进行bit1至bit6对应的操作，也即bit1至bit6操作对应的取值即n位数字输出信号的高6位值直接采用前次n位数字输出信号的高6位值即可。这样就能节约bit1至bit6操作对应的时钟周期，共6个时钟周期。
所述时序步骤通过时钟信号进行控制，步骤一和后续步骤三中的采样步骤需要一个时钟周期即图4和图6中的第1时钟周期；采样结束后到对应的所述逐次模数转换的第一次模数转换之间具有一个时钟周期的间隔，即图4和图6中的第2时钟周期。
对应的所述逐次模数转换中每一次模数转换占用一个时钟周期，步骤二对应的所述逐次模数转换共占用n个时钟周期，步骤42对应的所述逐次模数转换共占用m个时钟周期。从图4中可以看出，步骤二对应的采样转换操作总共仅需14个时钟周期；从图6中可以看出，步骤42对应的采样转换操作总共仅需8个时钟周期。
之后，重复步骤三和步骤四直至对所述模拟输入信号vin采样和模数转换完成。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。