基于随机共振原理的置位复位锁存器及其设计方法与流程

本发明涉及锁存器技术，尤其涉及一种基于随机共振原理的置位复位锁存器及其设计方法。
背景技术：
近二十年来，非线性领域最重要的发现之一就是随机共振理论：在以信噪比、互信息量等作为测度时，一定条件下非线性系统输出信号的质量能够随着噪声强度的增加，先增后减非单调地变化。国外研究者通过大量的理论和实验研究证实，随机共振现象广泛地存在于各类非线性电路中。逻辑随机共振理论是近年来随机共振领域的热点研究课题之一。随着现代集成电路技术的发展，系统集成密度不断提高，电路尺寸不断缩小，噪声干扰引起的计算故障不断增多，噪声问题逐渐成为制约集成电路技术发展的重要瓶颈。目前的抗噪方法往往是通过提高电路工作电压来抵抗噪声，这必然会给电路带来能耗高、发热大等副作用。低能耗与抗噪性本身就是难以调和的矛盾。在电路噪声干扰日益严重的背景下，利用逻辑随机共振理论解决这一矛盾，设计同时满足能耗低、抗噪性好的逻辑电路成为当务之急。murali等首先提出了逻辑随机共振的概念。对于基本逻辑门，4种可能出现的逻辑输入对，对应的逻辑输出总是为3个真和1个假，或者3个假和1个真。在非对称双稳态系统中，在噪声驱动下，(0,0)组合的电平叠加更倾向于诱导系统跃过阈值，由高势能阱跳跃到低势能阱；(1,1)组合的电平叠加更倾向于使系统由低势能阱跳跃到高势能阱。murali等通过电阻、电容、运放器等元件构造了双稳态逻辑门电路。利用逻辑输入对的电平叠加作为驱动，通过添加偏置信号改变双稳态系统的非对称性，来模拟逻辑计算。在不同的噪声强度下，通过对双稳态系统输出电平进行测量，发现在较弱的噪声和较强的噪声下，双稳态系统的输出电平对应的逻辑结果都是不稳定的甚至严重错误的。在适量的中等噪声强度范围内，双稳态系统却能够输出正确稳定的结果逻辑随机共振理论表明对于一定的非线性系统，系统的模拟逻辑正确率随着噪声强度非单调地变化，即较弱或较强的噪声条件下，系统都不能输出可靠的逻辑结果。只有在一段中等噪声强度的范围内，系统的模拟逻辑正确率可以稳定在100％，这就是逻辑随机共振特有“噪声平窗”特点。逻辑随机共振现象表明，在一段较宽的噪声强度范围内，非线性系统可以在保持较弱的工作电压时仍然输出正确的逻辑值，同时保持了低能耗，而不必提高工作电压。这意味着基于随机共振设计的逻辑电路能够同时满足低能耗、抗噪性的要求，无疑具有重要的研究意义。逻辑随机共振理论研究已表明，一大类双稳态系统能够被用来设计基于随机共振的逻辑门电路。而施密特触发器具有明显的双稳态特征，能否利用双稳态系统构建基于随机共振原理的锁存器电路，从而实现相应的基于随机共振原理的存储器，是能否实现基于随机共振的逻辑计算系统设计的关键，具有重要的研究意义。技术实现要素：发明目的：本发明针对现有技术存在的问题，提供一种基于随机共振原理的置位复位锁存器及其设计方法，其工作电平低、抗噪声性能强、可重构性强。技术方案：本发明所述的基于随机共振原理的置位复位锁存器，包括置位信号编码器、复位信号编码器、第一加法器、高斯噪声发生器、第二加法器、正反馈施密特触发器和输出编码器，其中，置位信号输入端连接所述置位信号编码器的输入端，复位信号输入端连接所述复位信号编码器的输入端，所述置位信号编码器和所述复位信号编码器的输出端分别连接所述第一加法器的输入端，所述加法器的输出端和所述高斯噪声发生器的输出端分别连接所述第二加法器的输入端，所述第二加法器的输出端连接所述正反馈施密特触发器中运算放大器的反相输入端，所述正反馈施密特触发器的输出端连接所述输出编码器的输入端，所述输出编码器的输出端连接所述置位复位锁存器电路的输出端。进一步的，所述置位信号编码器具体用于对输入信号进行编码，形成置位端信号v1，其中：式中，vin1为所置位信号输入端的信号，v为工作电平值且满足1>v>0。进一步的，所述复位信号编码器具体用于对输入信号进行编码，形成复位端信号v2，其中：式中，vin2为所述复位信号输入端的信号，v为工作电平值且满足1>v>0。进一步的，所述高斯噪声发生器具体用于产生位于平窗器的高斯噪声。进一步的，所述输出编码器具体用于对正反馈施密特触发器的输出信号vst进行编码，形成置位复位锁存器的输出信号vout，其中：本发明所述的基于随机共振原理的置位复位锁存器设计方法包括：(1)将置位复位锁存器电路的置位信号进行置位信号编码，将复位信号进行复位信号编码，并将编码后的信号相加；(2)将步骤(1)得到的信号与高斯噪声信号叠加；(3)将步骤(3)得到的信号输入到正反馈施密特触发器中运算放大器的反相输入端；(4)将正反馈施密特触发器的输出信号进行编码，编码后的信号即为置位复位锁存器电路的输出信号。进一步的，所述置位信号编码具体为对输入信号进行编码，形成置位端信号v1，其中：式中，vin1为所置位信号输入端的信号，v为工作电平值且满足1>v>0。进一步的，所述复位信号编码具体为对输入信号进行编码，形成复位端信号v2，其中：式中，vin2为所述复位信号输入端的信号，v为工作电平值且满足1>v>0进一步的，所述高斯噪声具体为位于平窗器的高斯噪声。进一步的，所述将正反馈施密特触发器的输出信号进行编码具体为：对正反馈施密特触发器的输出信号vst进行编码，形成置位复位锁存器的输出信号vout，其中：有益效果：本发明与现有技术相比，其显著优点是：(1)本发明利用随机共振原理设计置位复位锁存器电路，电路能耗低，抗噪性强；(2)本发明基于简单的施密特触发器进行构造，结构简单，容易实现；(3)本发明相比于传统的锁存器电路，是基于随机共振原理设计的，可用于基于随机共振原理的存储器设计，用同一种电路结构还可以同时实现and/nand/or/nor运算，电路可重构性强。附图说明图1是本发明提供的基于随机共振原理的置位复位锁存器的电路图；图2是置位端信号v1的信号电平图；图3是复位端信号v2的信号电平图；图4是噪声强度d＝0.05时，本发明的置位复位锁存器的模拟输出结果图；图5是噪声轻度位于平窗期时，本发明的置位复位锁存器的模拟输出结果图；图6是噪声强度d＝0.4时，本发明的置位复位锁存器的模拟输出结果图；图7是噪声平窗期示意图。具体实施方式实施例1本实施例提供了一种基于随机共振原理的置位复位锁存器，如图1所示，包括置位信号编码器、复位信号编码器、第一加法器、高斯噪声发生器、第二加法器、正反馈施密特触发器和输出编码器，其中，置位信号输入端连接所述置位信号编码器的输入端，复位信号输入端连接所述复位信号编码器的输入端，所述置位信号编码器和所述复位信号编码器的输出端分别连接所述第一加法器的输入端，所述加法器的输出端和所述高斯噪声发生器的输出端分别连接所述第二加法器的输入端，所述第二加法器的输出端连接所述正反馈施密特触发器中运算放大器的反相输入端，所述正反馈施密特触发器的输出端连接所述输出编码器的输入端，所述输出编码器的输出端连接所述置位复位锁存器电路的输出端。图2和图3分别描述置位端信号v1和复位信号v2。其中，所述置位信号编码器具体用于对输入信号进行编码，形成置位端信号v1：式中，vin1为所置位信号输入端的信号，v为工作电平值且满足1>v>0，本实施例中取0.2v。其中，所述复位信号编码器具体用于对输入信号进行编码，形成复位端信号v2：式中，vin2为所述复位信号输入端的信号，v为工作电平值且满足1>v>0。其中，所述输出编码器具体用于对正反馈施密特触发器的输出信号vst进行编码，形成置位复位锁存器的输出信号vout：其中，在适量中等噪声强度范围内，置位复位端信号组合与对应的施密特触发器输出能够以100％正确率模拟置位复位锁存器关系，所以高斯噪声发生器具体用于产生位于平窗器的高斯噪声。实施例2本实施例提供了一种基于随机共振原理的置位复位锁存器设计方法，包括：(1)将置位复位锁存器电路的置位信号进行置位信号编码，将复位信号进行复位信号编码，并将编码后的信号相加；(2)将步骤(1)得到的信号与高斯噪声信号叠加；(3)将步骤(3)得到的信号输入到正反馈施密特触发器中运算放大器的反相输入端；(4)将正反馈施密特触发器的输出信号进行编码，编码后的信号即为置位复位锁存器电路的输出信号。进一步的，所述置位信号编码具体为对输入信号进行编码，形成置位端信号v1，其中：式中，vin1为所置位信号输入端的信号，v为工作电平值且满足1>v>0，本实施例中取0.2v。进一步的，所述复位信号编码具体为对输入信号进行编码，形成复位端信号v2，其中：式中，vin2为所述复位信号输入端的信号，v为工作电平值且满足1>v>0。进一步的，所述高斯噪声具体为位于平窗器的高斯噪声。进一步的，所述将正反馈施密特触发器的输出信号进行编码具体为：对正反馈施密特触发器的输出信号vst进行编码，形成置位复位锁存器的输出信号vout，其中：下面对本发明的置位复位锁存器电路进行解析。系统输入：由于逻辑值只可能取0或者1，置位端信号和复位端信号只可能有4个不同的逻辑编码组合(v1,v2):(0,0)，(0,1)，(1,0)和(1,1)。考虑到是置位复位锁存器，其中(1,1)组合是无效状态，所以(1,1)编码组合在这里是禁止的。所以4个不同的逻辑编码简化成3个不同的编码组合(v1,v2):(0,0)，(0,1)和(1,0)。在这个编码组合规则下，置位复位锁存器输入为一个非周期三级方波：(0,0)组合对应电平0v，(0,1)组合对应电平-0.4v，(1,0)组合对应电平0.4v。系统输出：系统的逻辑输出是由施密特触发器的输出状态决定。当正向阈值电压大于负向阈值电压，施密特触发器输出上临界电压+vsat，经编码为1，即置位复位锁存器输出为1；当正向阈值电压小于负向阈值电压，施密特触发器输出下临界电压-vsat，经编码为0，即置位复位锁存器输出为0。因此可以得出，置位端为0且复位端为1：系统输出为0，系统表示复位态；置位端为1且复位端为0：系统输出为1，系统表示置位态；置位端为0且复位端为0：系统输出保持上一周期的状态，此时系统具有记忆存储功能，如表1所示。表1置位复位锁存器关系置位端信号复位端信号锁存器状态00不变010(复位)101(置位)11禁止锁存器模拟：产生置位复位组合驱动信号，通过向系统不断输入不同的置位复位组合信号，可以测量系统正确置位复位模拟的概率。对于可能的三个置位复位输入组合(v1,v2)：(0,0)，(0,1)和(1,0)。每轮向系统输入这三个置位复位输入组合的一个随机转置，这样每轮包含三个不同的逻辑输入组合。利用这三个逻辑输入组合的随机转置驱动系统，其输入集合的组合序列如下：0.(0,0)，(0,1)，(1,0)；1.(1,0)，(0,1)，(0,0)；2.(0,1)，(1,0)，(0,0)；3.(0,0)，(0,1)，(1,0)；4.(0,1)，(1,0)，(0,0)。.....在每轮中，单独的置位复位输入组合依照顺序驱动系统一个时钟周期。在这个时间周期内，对系统的锁存器状态进行测量。根据输入输出锁存器关系，参照置位复位锁存器关系真值表(见锁存器关系表1)检验对应锁存器输出的正确率。如果正确率达到100％，则认为这个置位复位锁存器输入组合正确。系统模拟正确率p(logic)通过计算成功的驱动轮数获得：系统工作原理：对于施密特触发器，当输入为逻辑驱动信号v1+v2时，置位复位端信号编码的本质在于使本身是双稳态输出的施密特触发器的输出产生相应的偏置。对于置位复位锁存器输入组合(v1,v2):(0,0)，(0,1)和(1,0)，在编码组合规则下，置位复位锁存器输入为一个非周期三级方波：(0,0)组合对应电平0v，(0,1)组合对应电平-0.4v，(1,0)组合对应电平0.4v。根据置位复位锁存器表1：对于(0,1)组合,当驱动电平为-0.4v时，对于施密特触发器，等于负向阈值电压增加，系统输出偏向下临界电压，输出编码为0，锁存器状态为复位；反之，对于(1,0)组合，驱动电平为0.4v，施密特触发器电路输出偏向上临界电压，输出编码为1，锁存器状态为置位；对于(0,0)组合,当驱动电平为0v时，系统不产生任何偏置，从而倾向于保持原状态，具有存储记忆功能。基于以上编码规则，从而可利用施密特触发器实现对基本置位复位锁存器功能的模拟。电路工作特性：施密特触发器电路的置位复位锁存器模拟正确率随噪声强度增加表现为先增后减非单调地变化。对于较弱的或较强的噪声强度，系统均不能正确地进行逻辑模拟。当噪声强度d＝0.05时，见图4；当d＝0.4时，见图6。只有在一段适量的中等噪声强度范围内，系统才能进行正确模拟，见图5。这段噪声范围，称之为噪声平窗，见图7。以上所揭露的仅为本发明较佳实施例而已，不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。当前第1页12