本实用新型一般地涉及信号接收器，并且尤其涉及用于实现单端存储器接口中的高信号电压容差的方法和/或装置。
背景技术：
常规双倍数据速率第四代(DDR4)接口指定以高达3.2千兆比特/秒的数据速率操作。以如此高的数据速率，信号完整性成为问题。连续时间线性均衡器(CTLE)电路被广泛地使用以补偿通道插入损耗和回波损耗。限幅电路区分补偿后的信号。在各种电源条件下，CTLE输出共模电压可能变得太高以至于限幅电路不能够恰当地区分。测试显示，接收器在高电源电压下发生故障。在大的输入电压摆幅条件下，接收器准备时间导致不良的时序余裕和不良的数据眼图对称性。
在单端存储器接口中实现高信号电压容差将是期望的。
技术实现要素：
本实用新型涉及一种用于实现高信号电压容差的装置，包括线路端接电路和连续时间线性均衡器电路。线路端接电路被配置为响应输入信号生成数据信号。输入信号存在于第一电压域中。输入信号是单端的。数据信号在第一电压域中生成。连续时间线性均衡器电路被配置为通过相对于参考电压均衡数据信号生成中间信号。连续时间线性均衡器电路在第二电压域中操作。第一电压域高于第二电压域。
在上面描述的装置方面的一些实施例中，装置包括双倍数据速率存储器模块。
在上面描述的装置方面的一些实施例中，双倍数据速率存储器模块包括双倍数据速率第四代双列直插存储器模块。
在一些实施例中，上面描述的装置方面还包括限幅电路(slicercircuit)，限幅电路被配置为通过对中间信号限幅(slice)而生成输出信号。输出信号在第三电压域中生成。第二电压域高于第三电压域。
在一些实施例中，上面描述的装置方面还包括参考电压电路，参考电压电路被配置为在第一电压域中生成参考电压。
在上面描述的装置方面的一些实施例中，(i)线路端接电路包括多个第一类型的第一晶体管，(ii)连续时间线性均衡器电路包括多个第二类型的第二晶体管，以及(iii)第一类型的第一晶体管比第二类型的第二晶体管慢。
在上面描述的装置方面的一些实施例中，连续时间线性均衡器电路被配置为维持中间信号处于第二电压域内，而数据信号与参考电压之间的共模电压超过第二电压域。
在上面描述的装置方面的一些实施例中，(i)连续时间线性均衡器电路包括具有接收数据信号的第一栅极的第一晶体管和具有接收参考电压的第二栅极的第二晶体管，以及(ii)第一晶体管和第二晶体管的每个具有直接连接到相应源极节点的块体节点。
在上面描述的装置方面的一些实施例中，(i)连续时间线性均衡器电路包括差分放大器，并且(ii)差分放大器的每侧包括被配置为导通和截止该侧的晶体管。
在上面描述的装置方面的一些实施例中，装置实现暂存时脉驱动器电路。
本实用新型也涵盖涉及用于单端存储器接口中的高信号电压容差的方法的方面，包括步骤：(i)使用线路端接电路响应输入信号生成数据信号，以及(ii)通过在连续时间线性均衡器电路中相对于参考电压均衡数据信号生成中间信号。输入信号存在于第一电压域中。输入信号是单端的。数据信号在第一电压域中生成。连续时间线性均衡器电路在第二电压域中操作。第一电压域高于第二电压域。
在上面的方法方面的一些实施例中，在双倍数据速率存储器模块中执行步骤。
在上面的方法方面的一些实施例中，双倍数据速率存储器模块包括双倍数据速率第四代双列直插存储器模块。
在一些实施例中，上面的方法方面还包括通过对中间信号限幅而生成输出信号的步骤。输出信号在第三电压域中生成。第二电压域高于第三电压域。
在一些实施例中，上面的方法方面还包括在第一电压域中生成参考电压的步骤。
在上面的方法方面的一些实施例中，(i)线路端接电路包括多个第一类型的第一晶体管，(ii)连续时间线性均衡器电路包括多个第二类型的第二晶体管，以及(iii)第一类型的第一晶体管比第二类型的第二晶体管慢。
在上面的方法方面的一些实施例中，连续时间线性均衡器电路被配置为维持中间信号处于第二电压域内，而数据信号与参考电压之间的共模电压超过第二电压域。
在一些实施例中，上面的方法方面还包括步骤：(i)在连续时间线性均衡器电路的第一晶体管的第一栅极处接收数据信号，以及(ii)在连续时间线性均衡器电路的第二晶体管的第二栅极处接收参考电压。第一晶体管和第二晶体管的每个具有直接连接到相应源极节点的块体节点。
在上面的方法方面的一些实施例中，(i)连续时间线性均衡器电路包括差分放大器，并且(ii)差分放大器的每侧包括被配置为导通和截止该侧的晶体管。
在上面的方法方面的一些实施例中，在暂存时脉驱动器电路中执行步骤。
附图说明
本实用新型的实施例将从下面的详细描述以及附加权利要求书和附图中显然，其中：
图1是数个电路的图；
图2是例示存储器模块的框图；
图3是根据本实用新型实施例的暂存时脉驱动器电路的接收器部分的框图；
图4是连续时间线性均衡器电路的示意图；
图5是限幅电路的示意图；以及
图6是线路端接电路的示意图。
具体实施方式
本实用新型的实施例包括在单端存储器接口中提供高信号电压容差，其可以(i)以高电源电压操作，(ii)容忍高信号电压摆幅，(iii)通过多个电压域循序地减小输入电压摆幅，(iv)提供低潜伏期，(v)提供平衡的上升时间延迟和下降时间延迟和/或(vi)作为一个或多个集成电路而实现。
在本实用新型的各种实施例中，在中间电压域中操作的连续时间线性均衡器(CTLE)电路可以补偿多站应用，诸如存储器接口电路系统中的通道损耗和反射。由存储器接口电路系统生成和接收的输出信号和输入信号通常存在于高电压域中。在低电压域中操作的数据采样限幅电路可以区分由CTLE电路创建的补偿后的输入信号。与现有设计相比较，CTLE电路和限幅电路可以容忍高于正常的电源电压施加和/或容忍高于正常的输入信号电压摆幅。而且，CTLE电路和限幅电路可以使用快速核心晶体管(core transistor)(或者器件)实现。结果，CTLE电路通常具有比常见的设计更低的潜伏期，以及更加平衡的上升/下降延迟。较低的潜伏期和平衡的延迟可以改进时序余裕和数据眼图的对称性。
参考图1，示出例示数个示例电路50a-50n的图。在示例中，电路50a-50n可以实现为存储器模块(或者板)。例如，存储器模块50a-50n可以实现为双倍数据速率第四代(DDR4)同步动态随机存取存储器(SDRAM)模块。存储器模块50a-50n可以包括许多方框(或者电路)90a-90n，方框(或者电路)100和/或各种其他方框、电路、引脚、连接器和/或迹线。电路90a-90n可以配置为数据缓冲区。电路100可以实现为暂存时脉驱动器(registered clock driver，RCD)。在示例中，RCD电路100可以实现为DDR4RCD电路。存储器模块50a-50n的部件的类型、排列和/或数量可以改变以满足特定实现方式的设计准则。
存储器模块50a-50n所示连接到方框(或者电路)20。电路20可以是存储器控制器。电路20可以位于另一个设备，诸如计算引擎中。可以实现各种连接器/引脚/迹线60以将存储器模块50a-50n连接到存储器控制器20。在一些实施例中，连接器/引脚/迹线60可以是288引脚配置。在示例中，存储器控制器20可以是计算机主板的部件。在另一个示例中，存储器控制器20可以是微处理器的部件。在又另一个示例中，存储器控制器20可以是中央处理单元(CPU)的部件。
在示例中，连接器/引脚/迹线60的一些可以是存储器模块50a-50n的部分并且连接器/引脚/迹线60的一些可以是主板和/或存储器控制器20的部分。存储器模块50a-50n可以(例如，由引脚、迹线和/或连接器60)连接到计算机主板以在计算设备的部件与存储器模块50a-50n之间传送数据。在示例中，存储器控制器20可以在主板的北桥上和/或作为微处理器(例如，Intel CPU、AMD CPU、ARM CPU等)的部件实现。存储器控制器20的实现方式可以根据特定实现方式的设计准则而改变。
在各种实施例中，存储器模块50a-50n可以是DDR4SDRAM存储器模块。DDR4SDRAM存储器模块50a-50n可以具有每个模块512千兆字节(GB)、太字节或者更高的存储器模块密度(例如，与DDR3中每个双列直插存储器模块(DIMM)128GB相比较)。DDR4SDRAM存储器模块50a-50n可以在频率在800-2133兆赫兹(MHz)之间的1.2-1.35伏特(V)的电压下操作(例如，与DDR3中频率在400-1067MHz之间的1.5-1.65V相比较)。在一些实施例中，存储器模块50a-50n可以实现为低电压DDR4并且在1.05V下操作。例如，与DDR3存储器相比较，DDR4SDRAM存储器模块50a-50n可以实现35％的电力节省。DDR4SDRAM可以以2.13-4.26千兆传送每秒(GT/s)以及更高的速度传送数据(例如，与DDR3中0.8-2.13GT/s相比较)。存储器模块50a-50n的操作参数可以根据特定实现方式的设计准则而改变。
在示例中，存储器模块50a-50n可以符合由联合电子设备工程会议(JEDEC)固态技术协会，Arlington，Virginia发布的、标题为“DDR4SDRAM”规范JESD79-4A，2013年11月的DDR4规范。通过引用将DDR4规范的适当章节的全部内容合并至此。
存储器模块50a-50n可以实现为DDR4负载降低DIMM(LRDIMM)或者DDR4暂存DIMM(RDIMM)。数据缓冲区90a-90n可以允许DDR4LRDIMM配置的存储器模块50a-50n以较高的带宽和/或较高的容量操作，与DDR4RDIMM相比较(例如，在384GB容量下，对于DDR4LRDIMM为1333MT/s，与对于DDR4RDIMM的1067MT/s相比较)。例如，与DDR4RDIMM配置相比较，存储器模块50a-50n的DDR4LRDIMM配置可以允许改进的关于数据信号的信号完整性、通过数据缓冲区90a-90n的较低的部件潜伏期和/或由存储器控制器20的更好的智能和/或缓冲后感知。
参考图2，示出例示存储器模块50a的框图。存储器模块50a可以代表存储器模块50b-50n。存储器模块50a所示与存储器控制器20通信。存储器控制器20所示作为方框(或者电路)10的部分。电路10可以是与存储器模块50a通信的主板，或者其他电子部件或者计算引擎。
存储器模块50a可以包括一个或多个方框(或者电路)80a-80n和/或RCD电路100。电路80a-80n可以实现存储器模块50a的数据路径。例如，数据路径80a可以包括方框82a和/或数据缓冲区90a。数据路径80b-80n可以具有类似的实现方式。电路82a-82n可以每个实现为存储器通道。存储器通道82a-82n的每个可以包括许多方框(或者电路)84a-84n。电路84a-84n可以实现为随机存取存储器(RAM)芯片。例如，RAM芯片84a-84n可以实现易失性存储器，诸如动态RAM(DRAM)。在一些实施例中，RAM芯片84a-84n可以物理地位于存储器模块50a-50n的电路板的两面(例如，正面和反面)上。存储器模块50a上存储器的容量可以根据特定实现方式的设计准则而改变。
存储器控制器20可以生成信号(例如，CLK)和许多控制信号(例如，ADDR/CMD)。信号CLK和/或信号ADDR/CMD可以呈送到RCD电路100。数据总线30可以连接在存储器控制器20与数据路径80a-80n之间。存储器控制器20可以生成和/或接收可以呈送到数据总线30/从数据总线30接收的数据信号(例如，DQa-DQn)。信号DQa-DQn可以呈送到数据路径80a-80n的每个。
RCD电路100可以被配置为与存储器控制器20、存储器通道82a-82n和/或数据缓冲区90a-90n通信。RCD电路100可以对从存储器控制器20接收的指令进行解码。例如，RCD电路100可以接收寄存器命令字(RCW)。在另一个示例中，RCD电路100可以接收缓冲区控制字(BCW)。RCD电路100可以被配置为在存储器控制器20之间训练DRAM芯片84a-84n、数据缓冲区90a-90n和/或命令和地址线。例如，RCW可以从存储器控制器20流到RCD电路100。RCW可以用来配置RCD电路100。
RCD电路100可以在LRDIMM和RDIMM配置中使用。RCD电路100可以实现32位1:2命令/地址寄存器。RCD电路100可以支持全速总线(例如，RCD电路100与数据缓冲区90a-90n之间的BCOM总线)。RCD电路100可以实现自动阻抗校准。RCD电路100可以实现命令/地址奇偶校验。RCD电路100可以控制寄存器RCW回读。RCD电路100可以实现1MHz内部集成电路(I2C)总线(例如，串行总线)。到RCD电路100的输入可以是使用外部和/或内部电压的伪差分。RCD电路100的时钟输出、命令/地址输出、控制输出和/或数据缓冲区控制输出可以分组使能并且使用不同的强度独立地驱动。
RCD电路100可以从存储器控制器20接收信号CLK和/或信号ADDR/CMD。RCD电路100的各种数字逻辑部件可以用来基于信号CLK和/或信号ADDR/CMD和/或其他信号(例如，RCW)生成信号。RCD电路100也可以被配置为生成信号(例如，CLK’)和信号(例如，ADDR’/CMD’)。例如，信号CLK’可以是DDR4规范中的信号Y_CLK。信号CLK’和/或信号ADDR’/CMD’可以呈送到存储器通道82a-82n的每个。例如，信号CLK’和/或ADDR’/CMD’可以在公共总线54上传输。RCD电路100可以生成一个或多个信号(例如，DBC)。信号DBC可以呈送到数据缓冲区90a-90n。信号DBC可以在公共总线56(例如，数据缓冲区控制总线)上传输。
数据缓冲区90a-90n可以被配置为从总线56接收数据。数据缓冲区90a-90n可以被配置为生成数据到总线30/从总线30接收数据。总线30可以包括存储器控制器20与数据缓冲区90a-90n之间的迹线、引脚和/或连接。总线58可以在数据缓冲区90a-90n与存储器通道82a-82n之间运载数据。数据缓冲区90a-90n可以被配置为缓冲总线30和58上的数据用于写操作(例如，从存储器控制器20到相应存储器通道82a-82n的数据传送)。数据缓冲区90a-90n可以被配置为缓冲总线30和58上的数据用于读操作(例如，从相应存储器通道82a-82n到存储器控制器20的数据传送)。
数据缓冲区90a-90n可以以小的单位(例如，4位半字节)与DRAM芯片84a-84n交换数据。在各种实施例中，DRAM芯片84a-84n可以排列在多个(例如，两个)集合中。对于两个集合/两个DRAM芯片84a-84b实现方式，每个集合可以包含单个DRAM芯片84a-84n。每个DRAM芯片84A-84b可以通过高位半字节和低位半字节连接到各自的数据缓冲区90a-90n。对于两个集合/四个DRAM芯片84a-84d实现方式，每个集合可以包含两个DRAM芯片84a-84d。一个集合可以通过高位半字节连接到各自的数据缓冲区90a-90n。另一个集合可以通过低位半字节连接到各自的数据缓冲区90a-90n。对于两个集合/八个DRAM芯片84a-84h实现方式，每个集合可以包含DRAM芯片84a-84h中的四个。一个集合的四个DRAM芯片84a-84d可以通过高位半字节连接到各自的数据缓冲区90a-90n。另一个集合的四个DRAM芯片84e-84h可以通过低位半字节连接到各自的数据缓冲区90a-90n。可以实现其他数量的集合、其他数量的DRAM芯片以及其他数据单位大小以满足特定实现方式的设计准则。
DDR4 LRDIMM配置可以减少许多数据加载以将存储器模块的数据总线(例如，总线30)上的信号完整性从几次(例如，四个)数据加载的最大值降低到单次数据加载。与使用集中式存储器缓冲区的DDR3 LRDIMM设计相比较，分布式数据缓冲区90a-90n可以允许DDR4 LRDIMM设计实现较短的I/O迹线长度。例如，连接到存储器通道82a-82n的较短的短线可以导致较少的显著信号反射(例如，改进的信号完整性)。在另一个示例中，较短的迹线可以导致潜伏期的减少(例如，近似1.2纳秒(ns)，比DDR3缓冲区存储器少50％的潜伏期)。在又另一个示例中，较短的迹线可以减少I/O总线周转时间。例如，不使用分布式数据缓冲区90a-90n(例如，在DDR3存储器应用中)，迹线将路由至位于中心的存储器缓冲区，与图2中所示的DDR4 LRDIMM实现方式相比较，增加迹线长度多达六英寸。
在一些实施例中，DDR4 LRDIMM配置可以实现数据缓冲区90a-90n中的九个。存储器模块50a-50n可以实现2毫米(mm)正面总线迹线和背面迹线(例如，连接器/引脚/迹线60)。通过数据缓冲区90a-90n的传播延迟可以比通过DDR3存储器缓冲区快33％(例如，导致减少的潜伏期)。在一些实施例中，数据缓冲区90a-90n可以比用于DDR3应用的数据缓冲区更小(例如，减少的面积参数)。
参考图3，根据本实用新型的实施例示出RCD电路100的接收器部分的示例实现方式的框图。接收器部分通常包括限幅器方框(或者电路)102、CTLE方框(或者电路)104、参考电压生成器方框(或者电路)106和线路端接方框(或者电路)108。电路102至108可以实现为一个或多个集成电路。
电路104、106和108可以接收限定输入/输出(或者高)电压域(例如，Vdda)的电源电压(例如，VDDA)。CTLE电路104可以接收限定中间(或者中等)电压域(例如，Vddb)的另一个电源电压(例如，VDDB)。限幅电路102可以接收限定核心(或者低)电压域(例如，Vddc)的再另一个电源电压(例如，VDDC)。核心电源电压VDDC可以具有相对固定的电压。在各种实施例中，所有电压域Vdda、Vddb和Vddc可以共享公共接地。输入/输出电压域Vdda可以具有相对于公共接地比中间电压域Vddb高的上电压(例如，Vdda>Vddb)。中间电压域Vddb通常具有相对于公共接地比核心电压域Vddc高的上电压(例如，Vddb>Vddc)。
信号(例如，IN)可以由线路端接电路108接收。在各种实施例中，信号IN可以代表信号CMD中的命令、信号ADDR中的地址和/或从存储器控制器20传送到RCD电路100的其他信息中的任何。信号IN可以是存在于输入/输出电压域Vdda中的单端信号。信号(例如，DATA)可以由线路端接电路108生成并且传送到CTLE电路104。信号DATA可以是信号IN的变化。信号DATA可以在输入/输出电压域Vdda中生成。信号(例如，VREF)可以由参考电压生成器电路106生成并且由CTLE电路104接收。信号VREF可以实现在输入/输出电压域Vdda中生成的参考电压。差分信号(例如，EQOP和EQON)可以由CTLE电路104生成并且由限幅电路102接收。差分信号EQOP/EQON可以实现信号DATA的均衡版本。差分信号EQOP/EQON可以存在于中间电压域Vddb中。差分信号(例如，QP和QN)可以由限幅电路102生成和呈送。差分信号QP/QN可以实现接收的数据信号。差分信号QP/QN可以存在于核心电压域Vddc中。信号QP和信号QN的组合可以称作输出信号(例如，OUT)。时钟信号CLK可以由限幅电路102接收。
限幅电路102可以操作为将差分信号EQOP/EQON转换成信号OUT。限幅电路102可以在信号CLK的每个正沿(或者每个负沿)上采样差分信号EQOP/EQON。信号OUT可以运载在差分信号EQOP/EQON中接收的信息的成形后版本。成形通常保持代表连续过渡之间的间隔中信息的标称值的信息的电平部分。可以以核心晶体管(例如，NMOS晶体管)作为输入设备实现限幅电路102以实现小的时钟到数据的输出(ck-q)延迟。由CTLE电路104生成的差分信号EQOP/EQON中的电压电平通常不超过限幅电路102中的核心晶体管的最大操作电压。
CTLE电路104可以被配置为提高数据眼高(eye height)并且改进关于信号DATA中信息的宽度什穆(shmoo)结果。虽然信号DATA和参考电压信号VREF中的信息来自输入/输出输入/输出电压域Vdda，但是CTLE电路104通常置于中间电压域Vddb以下。CTLE电路104的输入电路系统通常被设计为容忍信号DATA的可能的高电压摆幅。CTLE电路104可以使用在核心电压域Vddc中使用的相对较小且相对较快的核心晶体管实现。从系统的角度，接收器数据样本准备时间可以主要对应于通过CTLE电路104的潜伏期。通过在CTLE电路104中使用具有较高电流的相对较快的核心晶体管，可以减少数据准备时间(例如，tSU)并且在数据高到低准备时间(例如，tSU_HL)与数据低到高准备时间(例如，tSU_LH)之间实现更多的平衡。由于时序准则，由较低的核心电压域Vddc供电的相对较快的核心晶体管可以在限幅电路102中使用。CTLE电路104通常被配置为在差分信号EQOP/EQON中创建适当的电压摆幅用于限幅电路102。
参考电压生成器电路106可以操作为将信号VREF中的固定参考电压提供到CTLE电路104的多个(例如，多达33)复本。在一些实施例中，信号VREF可以生成为输入/输出输入/输出电压域Vdda的分数(例如，一半)。分数可以使用电阻器分压器网络实现。可以生成其他参考电压以满足特定实现方式的设计准则。在各种实施例中，参考电压生成器电路106的多个实例化可以基于消耗信号VREF的CTLE电路104的数量而实现。
线路端接电路108可以为每个输入信号IN实现输入总线端接缓冲区。线路端接电路108可以实现为电阻器分压器，具有到输入/输出电源电压VDDA的几百(例如，200)欧姆的有效阻抗以及到接地(例如，VSS)的几百(例如，200欧姆)用于信号IN的端接。与在中间电压域Vddb和核心电压域Vddc中使用的核心晶体管相比较，线路端接电路108可以使用相对较慢的输入/输出晶体管用于输入/输出电压域Vdda。
核心器件(例如，晶体管)可以在限幅电路102中使用以实现时序受益而没有过电压可靠性风险。在所例示的结构中，差分信号EQOP/EQON的CTLE输出共模电压通常遵循对CTLE电路104供电的中间电源电压VDDB。如此，CTLE输出共模电压可以对输入/输出电源电压VDDA的变化不敏感，无论输入/输出电源电压VDDA的操作范围覆盖多宽。
参考图4，示出CTLE电路104的示例实现方式的示意图。CTLE电路104通常包括多个晶体管M0至M6，多个电阻器R1、R2和RS，电容器CS和电流源IA。
信号DATA可以在晶体管M1的栅极节点接收。信号VREF可以在晶体管M2的栅极节点接收。掉电(或者电力控制)信号(例如，PD_B)可以在来自RCD电路100内的逻辑的晶体管M5和M6的栅极节点接收。负载电阻器R1和R2可以接收中间电源电压VDDB。电流源IA可以接收输入/输出电源电压VDDA。
晶体管M1和M2通常排列成具有并行路径(或者侧)的放大器。负载电阻器R1和R2可以连接到中间电源电压VDDB，分别到晶体管M1和M2。电容器CS和电阻器RS可以并联在晶体管M1和M2的源极节点之间以设置CTLE电路104的滤波器频率特性。在各种实施例中，滤波器特性可以使得CTLE电路104用作负阻抗转换器。
晶体管M5和M6可以在放大器的拒斥侧与晶体管M1和M2串联。掉电信号PD_B可以用来导通和截止放大器。当掉电信号PD_B有效(例如，高电压或者逻辑一状态)时，晶体管M5和M6可以传导，放大器可以导通，并且差分信号EQOP/EQON可以相对于参考电压信号VREF响应信号DATA。当掉电信号PD_B无效(例如，低电压或者逻辑零状态)时，晶体管M5和M6可以不传导，放大器可以截止，并且个体信号EQOP和EQON可以由负载电阻器R1和R2拉至中间电源电压VDDB。
晶体管M3和M4可以在放大器的各自侧与晶体管M5和M6串联。晶体管M3和M4可以作为电流源操作。晶体管M3和M4的栅极节点的偏置可以由电流源IA和晶体管M0控制。由电流源IA生成的电流可以对电力源波动不敏感，并且所以使用输入/输出电源电压VDDA。
在示例中，由CTLE电路104执行的调节可以相对于较低频率分量增压差分信号EQOP/EQON的高频分量。信号EQOP与信号EQON之间特定量的串扰(例如，噪声)可以对可以施加的增压量给予特定限制。CTLE电路104可以增加差分信号EQOP/EQON的振幅的量。振幅可以增加而没有串扰和/或反射(例如，噪声)的量的增加。
从系统的观点，CTLE电路104的潜伏期可以看作信号CLK的翻转之前的数据准备时间tSU。常见的CTLE设计通常显示，数据高到低过渡的准备时间tSU_HL可以比数据低到高过渡的准备时间tSU_LH大得多，特别是对于大的输入电压摆幅。
当信号DATA从高电压过渡到低电压时，相应的输入晶体管M1应当截止(例如，不传导)，并且相对的输入晶体管M2应当导通(例如，传导)短的时间量。然而，参考电压信号VREF可以默认固定在0.5×VDDA伏特。因此，晶体管M2的源极节点电压可以花时间稳定低于(0.5×VDDA)-Vth伏特，并且晶体管M2完全导通，其中Vth是晶体管的阈值电压。因为稳定时间通常受输入晶体管阈值电压限制，可以使用相对快的核心晶体管实现输入晶体管对M1和M2，并且流过晶体管对M3和M4的尾电流可以是相对大的电流。如此，输入晶体管栅极到源极电压可以增加并且所以改进tSU_HL/tSU_LH平衡。而且，核心晶体管的大小可以小于输入/输出晶体管的大小，导致较小的寄生电容和较短的准备时间tSU。
因为信号DATA可以存在于输入/输出电压域Vdda中，应当保护核心免受过电压风险。输入晶体管对M1和M2中的每个核心晶体管可以具有连接到相应源极节点的设备块体节点。掉电晶体管M5和M6可以插入在输入晶体管M1和M2与尾电流晶体管M3和M4之间。如此，可以保护所有核心晶体管没有过电压风险，而不管CTLE电路104导通还是截止。
参考图5，示出限幅电路102的示例实现方式的示意图。限幅电路102通常包括多个晶体管M7至M17和多个反相器门(或者电路)INVA至INVD。
限幅电路102通常接收来自CTLE电路104的差分信号EQOP/EQON。信号OUT可以由限幅电路102生成作为差分信号QP/QN。
在各种实施例中，晶体管M9、M10、M11、M13、M15和M17可以实现为NMOS晶体管。晶体管M7、M8、M14和M16可以实现为PMOS晶体管。可以实现其他晶体管类型以满足特定应用的设计准则。反相器电路中的两个(INVA和INVB)可以反转在晶体管M9和M10的漏极节点生成的信号以将信号呈送到分别晶体管M5和M17的栅极节点。另外两个反相器电路(INVC和INVD)可以排列成锁存器。
晶体管M7至M12可以排列成差分放大器。信号EQOP可以在晶体管M11的栅极节点接收。信号EQON可以在晶体管M12的栅极节点接收。
晶体管M11和M12的源极节点可以连接到晶体管M13的漏极节点。晶体管M13的栅极节点可以接收信号CLK。晶体管M13的源极节点可以连接到信号接地。
晶体管M9和M10的栅极节点可以交叉耦合到相对的源极节点。晶体管M7和M8的栅极节点可以交叉耦合到相对的源极节点。晶体管M9和M1的漏极可以连接到晶体管M7和M8的各自源极节点。晶体管M7和M8的漏极可以连接到核心电源节点VDDC。
晶体管M14的栅极节点可以连接到晶体管M10的漏极节点。晶体管M15的栅极节点可以连接到反相器电路INVA的输出节点。反相器电路INVA的输入节点可以连接到晶体管M9的漏极节点。晶体管M14和M15可以被配置为将锁存器的末端分别上拉或者下拉，这生成信号QN。晶体管M16的栅极节点可以连接到晶体管M9的漏极节点。晶体管M17的栅极节点可以连接到反相器电路INVB的输出节点。反相器电路INVB的输入节点可以连接到晶体管M10的漏极节点。晶体管M16和M17可以被配置为将锁存器的另一末端分别上拉和下拉，这生成信号QP。
参考图6，示出线路端接电路108的示例实现方式的示意图。线路端接电路108通常包括多个电阻器RA至RC，多个二极管DA和DB以及多个晶体管M18和M19。
电阻器RA和晶体管M18可以串联在输入/输出电源电压VDDA与中心节点之间。电阻器RB和晶体管M19可以串联在接地与中心节点之间。电阻器RA和晶体管M18可以将几百(例如，200)欧姆的有效阻抗提供到输入/输出电源电压VDDA。电阻器RB和晶体管M19可以将几百(例如，200欧姆)提供到接地用于信号IN的端接。
电阻器RC以及二极管DA和DB可以被配置为用于信号DATA的钳位电路。二极管DA可以防止信号DATA的电压超过输入/输出电源电压VDDA的高轨道二极管阈值电压。二极管DB可以防止信号DATA的电压下降到信号接地以下多于二极管阈值电压。
当在原型硅器件中实现时，本实用新型的实施例已经示出提高的性能。使用自动测试装备的测试通常显示没有发生故障，直到输入/输出电源电压VDDA大(例如，>2伏特)时，与对于常见器件在1.6伏特时出现故障相比较。与常见设计相比较，本实用新型中准备时间高到低与准备时间低到高的差别通常较小并且更加平衡。
虽然图3在接收信息时在RCD电路100的背景下示出CTLE电路104，但是CTLE电路104的复本可以在其他位置、其他数据路径和/或其他控制路径处实现。在一些实施例中，CTLE电路104的复本可以位于数据缓冲区电路90a-90n中以改进写周期期间从存储器控制器20接收的信号。在各种实施例中，CTLE电路104的复本可以位于数据总线30的另一末端以改进由存储器模块50a-50n生成并且由存储器控制器20接收的各种信号。例如，存储器控制器20可以包括CTLE电路104的复本以均衡读周期期间信号DQa-DQn中从存储器模块50a-50n发送的读取数据。CTLE电路104的实例也可以在存储器模块50a-50n内的其他电路系统中实现。
虽然已经在DDR4应用的背景下描述了本实用新型的实施例，但是本实用新型不局限于DDR4应用，而是同样可以在其他高数据速率数字通信应用中应用，其中可以存在不同的传输线效果、交叉耦合效果、行进波失真、相位变化、阻抗失配和/或线路不平衡。本实用新型解决与高速通信、灵活时钟结构、指定命令集和有损传输线路有关的问题。可以期待未来数代的DDR提供增加的速度、更多的灵活性、另外的命令以及不同的传播特性。本实用新型也可以适用于符合现有(遗产)存储器规范或者未来存储器规范而实现的存储器系统。
如将对相关领域普通技术人员显然的，可以使用根据本说明书的教导编程的常规通用处理器、数字计算机、微处理器、微控制器、分布式计算机资源和/或类似的计算机器的一个或多个设计、模拟、模仿和/或仿真在图1至6的图中例示的功能和结构。如同样将对相关领域普通技术人员显然的，适当的软件、固件、编码、例程、指令、操作码、微码和/或程序模块可以容易地由技术领域普通程序员基于本公开内容的教导而准备。软件通常在一个介质或者几个介质，例如非临时性存储介质中实施，并且可以由处理器的一个或多个顺序地或者并行地执行。
本实用新型的实施例也可以在ASIC(特定应用集成电路)、FPGA(现场可编程门阵列)、PLD(可编程逻辑器件)、CPLD(复杂可编程逻辑器件)、门海(sea-of-gates)、ASSP(特定应用标准产品)和集成电路的一个或多个中实现。电路系统可以基于一种或多种硬件描述语言实现。本实用新型的实施例可以连同闪存、非易失性存储器、随机存取存储器、只读存储器、磁盘、软盘、诸如DVD和DVD RAM这样的光盘、磁光盘和/或分布式存储系统一起使用。
当在本文连同“是”和动词一起使用时，术语“可以”和“通常”意思是传达描述是示例性的并且相信描述足够广泛以涵盖本公开内容中展示的具体示例以及可以基于公开内容而导出的作为替代的示例的意图。如本文使用的术语“可以”和“通常”不应当解释为必然地暗示省略相应元素的期望或者可能性。
虽然已经参考其实施例特别地示出和描述本实用新型，但是本领域普通技术人员应当理解，可以在不脱离本实用新型范围的情况下进行形式和细节的各种改变。