本实用新型属于射频电路技术领域，具体涉及一种基于高速DDS的捷变频率源。
背景技术：
频率源是微波通信中的重要部件，其指标的好坏直接决定了通信质量的高低。微波频率源采用捷变频技术是为了确保通信的秘密性和抗干扰性。与定频通信相比，捷变频通信比较隐蔽也难以被截获。只要对方不清楚捷变频的规律，就很难截获我方的通信内容。同时，捷变频通信也具有良好的抗干扰能力，即使有部分频点被干扰，仍能在其他未被干扰的频点上进行正常的通信，并且捷变频的速度越高，抗干扰能力也就越强，因此在军用领域得到了迅速发展。
目前捷变频频率源主要采用的技术方案为：直接数字合成（DDS）方法、直接频率合成方法和锁相环的方法等，这几种方法都有各自的优缺点。直接数字合成（DDS）方法优点是跳频速度快和跳频步进小，缺点是宽带输出时杂散指标较差；直接频率合成方法的优点是相位噪声好，缺点是跳频步进不能做小且电路复杂体积大；锁相环的方法优点是可以做到小步进和大带宽，但缺点是跳频速度较慢，只能做到微秒量级，不能做到纳秒量级。
捷变频频率源最关键的指标为跳频时间，其次关键的指标为杂散。因此需要有一种方案既可以实现纳秒级的跳频速度，又能在大带宽内实现较好的杂散指标。
技术实现要素：
本实用新型需要解决的技术问题是提供一种低杂散、小步进、大带宽、纳秒级跳频的捷变频率源。
为解决上述问题，本实用新型所采取的技术方案是：
一种基于高速DDS的捷变频率源，包括锁相环、高速DDS、FPGA以及开关滤波器组，其中锁相环连接高速DDS的输入端，为高速DDS提供参考时钟信号，高速DDS的输出连接开关滤波器组的输入，高速DDS产生快速跳频信号经开关滤波器组进行分段滤波后输出，FPGA的输出分别连接锁相环、开关滤波器组的控制端以及为高速DDS提供频率控制数据。
进一步的，所述开关滤波器组包括n个滤波器以及与n个滤波器输入端和输出端分别连接的切换开关，切换开关控制端连接FPGA的输出端，由高速DDS输出的频率信号依次经滤波器输入端切换开关、滤波器、滤波器输出端切换开关滤波后输出，滤波器的接入选择由切换开关控制，同时切换开关的切换由FPGA以频率控制数据为依据进行控制。
更进一步的，所述滤波器数量为4个，即4个滤波器，切换开关为三通道单刀双掷开关或者四通道单刀双掷开关。
进一步的，所述高速DDS采用直接并行方式对寄存器进行频率控制数据的配置，高速DDS的D0-D31数据管脚分别与FPGA的分配的对应管脚连接。
采用上述技术方案所产生的有益效果在于：
本实用新型通过FPGA根据外部输入的控制码控制高速DDS产生捷变频率信号，并通过由FPGA控制的切换开关来选择不同的滤波器进行滤波输出，利用高速DDS的纳秒级捷变频率特点，并通过滤波器的带外抑制，滤除带外杂散，避免DDS输出的杂散落在要求的频带内，实现了宽带快速捷变频以及低杂散输出。
附图说明
图1是本实用新型电路原理框图；
图2是本实用新型开关滤波器组细化电路原理框图；
图3是本实用新型开关滤波器组电路原理图；
图4是本实用新型FPGA与DDS并行通信电路原理图。
具体实施方式
下面结合附图对实用新型做进一步详细描述：
为了实现纳秒级的跳频速度，又能在大带宽内实现较好的杂散指标，本实用新型采用高速DDS与开关滤波器组相结合的方案，实现输出频率800-1200MHz，步进1MHz，跳频时间小于100ns，输出杂散小于-70dBc。如图1所示，本实用新型包括锁相环、高速DDS、FPGA以及开关滤波器组，其中锁相环采用低相噪锁相环锁定CRO（同轴谐振器振荡器）的方式实现，锁相环的参考时钟为低相噪100MHz恒温晶振，最终锁定在3GHz的频率，输出相位噪声在频偏1KHz处小于-110dBc/Hz，高速DDS用于产生快速跳频信号，是实现纳秒级跳频速度的关键，开关滤波器组用于将DDS分段滤波输出，是实现较好杂散指标的关键，FPGA用于配置DDS的寄存器和控制开关滤波器组，也是实现快速跳频的关键。锁相环连接高速DDS的输入端，为高速DDS提供参考时钟信号，频率为3GHz；高速DDS的输出连接开关滤波器组的输入，高速DDS产生的快速跳频信号经开关滤波器组进行分段滤波后输出，FPGA的输出分别连接锁相环、开关滤波器组的控制端以及为高速DDS提供频率控制数据。
对于高速DDS来说，DDS输出频率在窄带内的频谱杂散指标还是不错的，但是当输出是宽带的时候，杂散指标就变得很差了，这是由于DDS近端杂散好远端杂散差的固有特性决定的。本实用新型通过进行合理频率规划，在高速DDS输出端增加开关滤波器组，解决了DDS宽带输出频谱杂散差的问题。如图2所示，开关滤波器组包括n个滤波器以及与n个滤波器输入端和输出端分别连接的切换开关，切换开关控制端连接FPGA的输出端，由高速DDS输出的频率信号依次经滤波器输入端切换开关、滤波器、滤波器输出端切换开关滤波后输出，滤波器的接入选择由切换开关控制，同时切换开关的切换由FPGA以频率控制数据为依据进行控制。如图3所示，所述滤波器数量为4个，即4个滤波器，四个滤波器是为了错开DDS宽带输出时的杂散，将宽带输出频谱分为四段，各占800-1200MHz这个频带中的一部分，每段频带内保证杂散指标小于-70dBc，每个滤波器的频带是连续的，每个滤波器的带宽根据DDS输出的杂散频点位置来确定，四段频带之间无缝连接，通过切换开关切换，实现整个宽带频谱内低杂散输出。所述切换开关为三通道单刀双掷开关或者四通道单刀双掷开关。
高速DDS是本实用新型实现纳秒级跳频速度的关键。本实用新型中高速DDS的寄存器配置方式不同于传统的DDS，传统的DDS采用SPI串行方式配置寄存器，串行方式即所有数据是一位一位地进入到寄存器，这样送数的时间是很长的。假如SPI串行方式工作的时钟为50MHz，则每传送1位需要的时间为20ns，DDS频率字寄存器的位宽为32位，则传送一次频率字寄存器时间为32×20=640ns，再加上FPGA发数的时间和寄存器更新的时间，就得达到1us甚至更长。如图4所示，本实用新型中的高速DDS采用直接并行的方式对寄存器进行频率控制数据的配置，高速DDS的D0-D31数据管脚分别与FPGA的分配的对应管脚连接。它不同于简单的并行方式，而是“直接并行”，即：32位频率字寄存器的数据直接一次配置完成，且不需要寄存器的更新，这样就可以大大缩小跳频时间，因此每次跳频所需要的时间是相当短的。 高速DDS每次变频的过程如下：将所有频率值对应的32位DDS频率控制字提前计算好并按顺序存放在FPGA内的ROM中，FPGA接收到外部的输入控制码，根据控制码对应的频率值采用查表的方式，在ROM中找到32位控制字，将控制字用FPGA的32个IO口与DDS的32位并行端口一一对应直接发送到DDS的寄存器，完成一次频率更新。这样每次变频所需的时间主要在FPGA查找数据的时间，因此这个时间是很短的，总的跳频时间是完全可以保证在100ns以内的。
工作过程
FPGA接收外部的输入控制码，根据控制码确定需要高速DDS输出的频率，同时FPGA根据频率对应的频带，确定是通过哪一路滤波器输出的。从而控制切换开关切换到对应的一个滤波器，通过滤波器滤除带外杂散，保证带内杂散指标满足要求，这样经过开关滤波器组可以拼接出一个宽带连续的频谱，并且这个宽带频谱内的杂散都能保证指标，解决了宽带输出频谱杂散差的问题。
本实用新型的技术优点
本实用新型与现有技术相比，最大的优点是可以同时实现纳秒级的快速捷变频和宽带内小于-70dBc的低杂散输出。本实用新型综合锁相环、高速DDS、FPGA以及滤波器的特点，并且采用FPGA并行控制直接并行模式的高速DDS，降低了串行模式下寄存器的送数时间，大大提高了捷变频的速度，比现有技术提高了一个量级；通过合理优化滤波器的带外抑制，滤除带外杂散，避免直接DDS输出的杂散落在要求的频带内。通过采用这些综合技术，实现了宽带快速捷变频以及低杂散输出。