1.一种基于高速DDS的捷变频率源，其特征在于：包括锁相环、高速DDS、FPGA以及开关滤波器组，其中锁相环连接高速DDS的输入端，为高速DDS提供参考时钟信号，高速DDS的输出连接开关滤波器组的输入，高速DDS产生快速跳频信号经开关滤波器组进行分段滤波后输出，FPGA的输出分别连接锁相环、开关滤波器组的控制端以及为高速DDS提供频率控制数据。
2.根据权利要求1所述的基于高速DDS的捷变频率源，其特征在于：所述开关滤波器组包括n个滤波器以及与n个滤波器输入端和输出端分别连接的切换开关，切换开关控制端连接FPGA的输出端，由高速DDS输出的频率信号依次经滤波器输入端切换开关、滤波器、滤波器输出端切换开关滤波后输出，滤波器的接入选择由切换开关控制，同时切换开关的切换由FPGA以频率控制数据为依据进行控制。
3.根据权利要求2所述的基于高速DDS的捷变频率源，其特征在于：所述滤波器数量为4个，即4个滤波器，切换开关为三通道单刀双掷开关或者四通道单刀双掷开关。
4.根据权利要求1-3任一项所述的基于高速DDS的捷变频率源，其特征在于：所述高速DDS采用直接并行方式对寄存器进行频率控制数据的配置，高速DDS的D0-D31数据管脚分别与FPGA的分配的对应管脚连接。