可变相位累加器电路结构的全数字锁相环的制作方法

本实用新型涉及电子信息
技术领域：
，具体涉及一种应用于片上系统的可变相位累加器电路结构的全数字锁相环。
背景技术：
：锁相环在通信、无线电电子学、自动控制和电力系统自动化等领域得到了极为广泛的应用，随着半导体技术突飞猛进的发展，系统芯片的出现，锁相环已成为片上系统中的一个重要功能模块。现有全数字锁相环由于电路结构不合理存在功耗偏高的缺陷。而对于在各个领域片上系统应用的芯片来说，降低其功耗、缩短响应时间，提高系统的运行速度对系统性能将产生非常大的改善，因而为了减少片上系统的整体功耗，尤其是减少诸如移动设备的功耗，则需要减少系统芯片中各功能模块的功耗。另外，现有全数字锁相环的锁相范围窄，锁相环内部信号的传递是串行传输的，故系统的锁相速度较慢。因此，寻求一种合适的全数字锁相环电路结构以降低系统功耗、提高系统运行速度和扩大锁相范围是提高锁相环性能的关键。技术实现要素：本实用新型的目的是克服现有技术的上述不足，而提供一种可变相位累加器电路结构的全数字锁相环及锁相方法，通过在全数字锁相环电路结构中应用可变相位累加器对锁相环的电路结构进行优化，使得它解决了锁相范围窄、系统功耗较大的问题，且由于电路中信号进行并行传输，提高了全数字锁相环的运行速度。本实用新型的技术方案是：可变相位累加器电路结构的全数字锁相环，包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，利用电子设计自动化技术完成各个模块电路的设计。所述数字鉴相器模块包括过零检测器和第一寄存器，该数字鉴相器模块具有两个输入端和一个输出端，两个输入端分别为fin信号输入端及fout信号输入端，一个输出端为q1信号输出端，数字鉴相器模块通过过零检测器检测fin输入信号的上升沿到来时，第一寄存器对其fout输入信号进行采样锁存，该锁存信号即为反映此时锁相环输入信号fin与输出信号fout之间瞬时的相位误差信号q1。所述过零检测器由一位d触发器构成，具有两个输入端和两个输出端；所述第一寄存器由一组d触发器实现，具有两个输入端和一个输出端；过零检测器的第一输入端连接fin输入信号，第二输入端连接系统时钟信号clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号clk连接，第二输出端与数字环路滤波器模块的clk连接；第一寄存器的第一输入端与过零检测器连接，第二输入端与数控振荡器模块连接，第一寄存器输出端的信号作为数字鉴相器模块输出的相位误差信号q1。所述数字环路滤波器模块包括第一可变相位累加器和全加器，数字环路滤波器模块用于抑制全数字锁相环电路的输入噪声，并调节全数字锁相环电路的校正速度。所述数字环路滤波器模块在接收数字鉴相器模块输出的相位误差信号q1并进行处理之后，产生用于控制数控振荡器模块频率和相位的控制码g。所述第一可变相位累加器包括分频器a、第一内部累加器和可控计数器a，第一内部累加器由第一全加器与寄存器a构成，可控计数器a由计数控制器a和计数器a构成；所述第一全加器具有两个输入端和一个输出端，第一全加器的第一输入端与寄存器a连接，第二输入端与数字鉴相器模块连接，输出端与寄存器a连接；所述寄存器a具有两个输入端和一个输出端，寄存器a的第一输入端与第一全加器连接，第二输入端与分频器a的输出端连接，所述分频器a的输入端与过零检测器的第二输出端连接，其中分频器a的分频系数n1可调，所述寄存器a的输出端分别与第一全加器、计数控制器a连接；所述计数控制器a的输入端与寄存器a连接，输出端与计数器a连接；所述计数器a具有两个输入端和一个输出端，计数器a的第一输入端与计数控制器a连接，第二输入端与过零检测器的第二输出端连接；所述计数器a的输出信号与寄存器a的输出信号分别作为第一可变相位累加器输出信号的低位信号和高位信号。所述全加器具有两个输入端和一个输出端，第一输入端与第一可变相位累加器得输出端连接，第二输入端与数字鉴相器模块连接，输出端作为数字环路滤波器模块的输出信号即控制码g。所述数控振荡器模块包括第二可变相位累加器，所述第二可变相位累加器包括分频器b、第二内部累加器和可控计数器b，第二内部累加器由第二全加器与寄存器b构成，可控计数器b由计数控制器b和计数器b构成；所述第二全加器具有三个输入端和一个输出端，第二全加器的第一输入端与寄存器b连接，第二输入端与缓冲寄存器的输出端连接，第三输入端与外部输入的锁相频率控制字j连接，输出端与寄存器b连接；所述寄存器b具有两个输入端和一个输出端，寄存器b的第一输入端与第二全加器连接，第二输入端与分频器b的输出端连接，所述分频器b的输入端与系统时钟信号clk连接，其中分频器b的分频系数n2可调，所述寄存器b的输出端分别与第二全加器、计数控制器b连接；所述计数控制器b的输入端与寄存器b连接，输出端与计数器b连接；所述计数器b具有两个输入端和一个输出端，计数器b的第一输入端与计数控制器b连接，第二输入端与系统时钟信号clk连接；所述计数器b的输出信号与寄存器b的输出信号分别作为第二可变相位累加器输出信号的低位信号和高位信号。所述数字鉴相器模块输出端的相位误差信号q1分别与第一可变相位累加器的输入端和全加器的输入端连接，所述数字环路滤波器模块输出的控制码g与缓冲寄存器的输入端连接，缓冲寄存器将控制码g一并与外部输入的锁相频率控制字j共同输入至数控振荡器模块的输入端，数控振荡器模块的输出信号fout为锁相环输出信号，并将其反馈到第一寄存器作为数字鉴相器模块的其中一个输入信号。本实用新型进一步的技术方案是：利用电子设计自动化技术，采用自顶而下的设计方法，完成可变相位累加器电路结构的全数字锁相环顶层电路设计；在可变相位累加器电路结构的全数字锁相环顶层电路中，系统时钟信号clk分别与过零检测器和数控振荡器模块的输入端clk相接。过零检测器的第一输出端clk1分别与第一寄存器和缓冲寄存器的输入端clk相接；过零检测器的第二输出端clk2与第一可变相位累加器的输入端clk相接。系统输入信号fin的输入端与数字鉴相器模块输入端fin相接。数字鉴相器模块的输出端q1分别与第一可变相位累加器的第二输入端和全加器的第二输入端相接。第一可变相位累加器的输出端与全加器的第一输入端相接。全加器的输出端与缓冲寄存器的输入端相接。缓冲寄存器输出控制码g的输出端与外部输入的锁相频率控制字j共同输入至数控振荡器模块的输入端，分别作为数控振荡器模块输入信号b的低位信号和高位信号。数控振荡器模块的输出信号m为系统的输出端fout信号，同时反馈到第一寄存器的输入端作为数字鉴相器模块的输入信号d。本实用新型再进一步的技术方案是：所述第一可变相位累加器的位数为m1，第一内部累加器的位数为n1，第一可变相位累加器的可控计数器a的位数为m1-n1；寄存器a的输出信号l1[m1:m1-n1+1]作为第一可变相位累加器输出信号l1[m1:1]的高n1位，计数器a的输出信号l1[m1-n1:1]作为第一可变相位累加器输出信号l1[m1:1]的低m1-n1位，可控计数器a的计数方式由寄存器a的输出信号l1[m1:m1-n1+1]的第m1-n1+1位l1[m1-n1+1]控制，具体控制方式为：当l1[m1-n1+1]为0时，计数器a保持初值不变，当l1[m1-n1+1]为1时，计数器a进行从和的一次循环计数，其中m1、n1为正整数，且m1>n1。所述第一可变相位累加器中分频器a分频系数n1与可控计数器a位数m1-n1之间的关系为。所述第二可变相位累加器的位数为m2，第二内部累加器的位数为n2，第二可变相位累加器的可控计数器b的位数为m2-n2；其中，寄存器b的输出信号l2[m2:m2-n2+1]作为第二可变相位累加器输出信号l2[m2:1]的高n2位，计数器b的输出信号l2[m2-n2:1]作为第二可变相位累加器输出信号l2[m2:1]的低m2-n2位，可控计数器b的计数方式由寄存器b的输出信号l2[m2:m2-n2+1]的第m2-n2+1位l2[m2-n2+1]控制，具体控制方式为：当l2[m2-n2+1]为0时，计数器b保持初值不变，当l2[m2-n2+1]为1时，计数器b进行从和的循环计数,其中m2、n2为正整数，且m2>n2；所述第二可变相位累加器中分频器b分频系数n2与可控计数器b位数m2-n2之间的关系为。本实用新型与现有技术相比具有如下优点：1、本实用新型通过在数字环路滤波器模块和数控振荡器模块中采用可变相位累加器作为主要部件，对全数字锁相环的电路结构进行改进与优化设计，降低了系统的总功耗。2、本实用新型通过改变锁相频率控制字的参数能够锁定不同频率的输入信号，扩大了全数字锁相环电路的锁相范围，并可同时得到与输入信号同频、分频和倍频的输出信号，拓展了锁相环的应用范围，而且不会增加fpga芯片内部的逻辑资源。3、本实用新型的全数字锁相环电路中信号的传递为并行传输，提高了全数字锁相环的系统运行速度，加快了锁相速度，系统最快可在一个输入信号周期内实现环路的锁定。鉴于该全数字锁相环的上述优点，在将其应用到系统芯片中时可降低实际应用的成本，提高系统的工作性能，具有巨大的市场潜力。以下结合图和实施例对本实用新型作进一步描述。附图说明图1为可变相位累加器电路结构的全数字锁相环的系统结构框图；图2为实施例一中第一可变相位累加器的结构框图；图3为实施例一中第二可变相位累加器的结构框图；图4为实施例一可变相位累加器电路结构的全数字锁相环的顶层电路图；图5为clk=500mhz、fin=0.06mhz时的波形仿真图；图6为clk=500mhz、fin=3.92mhz时的波形仿真图。具体实施方式实施例一，如图1-4所示，可变相位累加器电路结构的全数字锁相环，包括数字鉴相器模块1、数字环路滤波器模块2、缓冲寄存器3和数控振荡器模块4，利用电子设计自动化技术完成各个模块电路的设计。所述数字鉴相器模块1包括过零检测器1-1和第一寄存器1-2。该数字鉴相器模块1具有两个输入端和一个输出端，两个输入端分别为fin信号输入端及fout信号输入端，一个输出端为q1信号输出端。数字鉴相器模块通过过零检测器1-1检测fin输入信号的上升沿到来时，第一寄存器1-2对来自数控振荡器模块4的fout输入信号进行采样锁存，由于该锁相环的数控振荡器模块4采用了累加器的结构。因此，在输入信号上升沿瞬间取出的数控振荡器模块4的输出并行码，即为该锁相环输入信号fin与输出信号fout在该时刻的瞬时相位误差信号q1。所述过零检测器1-1由一位d触发器构成，具有两个输入端和两个输出端，过零检测器1-1的第一输入端连接fin输入信号，第二输入端连接系统时钟信号clk，第一输出端分别与第一寄存器1-2和缓冲寄存器3的时钟信号clk连接，第二输出端与数字环路滤波器模块2的时钟信号clk连接。所述第一寄存器1-2由一组d触发器实现，具有两个输入端和一个输出端，第一寄存器1-2的第一输入端与过零检测器1-1连接，第二输入端与数控振荡器模块4输出的fout输入信号连接，第一寄存器1-2输出端作为数字鉴相器模块1输出的相位误差信号q1。所述数字环路滤波器模块2包括第一可变相位累加器2-1和全加器2-2，数字环路滤波器模块2用于抑制全数字锁相环电路的输入噪声，并调节全数字锁相环电路的校正速度；所述数字环路滤波器模块2在接收数字鉴相器模块1输出的相位误差信号q1并进行处理之后，产生用于控制数控振荡器模块4频率和相位的控制码g。所述第一可变相位累加器2-1包括分频器a、第一内部累加器和可控计数器a，第一内部累加器由第一全加器与寄存器a构成，可控计数器a由计数控制器a和计数器a构成。所述第一全加器具有两个输入端和一个输出端，第一全加器的第一输入端与寄存器a连接，第二输入端与数字鉴相器模块连接，输出端与寄存器a连接；所述寄存器a具有两个输入端和一个输出端，寄存器a的第一输入端与第一全加器连接，第二输入端与分频器a的输出端连接，所述分频器a的输入端与过零检测器的第二输出端连接，其中分频器a的分频系数n1可调。所述寄存器a的输出端分别与第一全加器、计数控制器a连接；所述计数控制器a的输入端与寄存器a连接，输出端与计数器a连接；所述计数器a具有两个输入端和一个输出端，计数器a的第一输入端与计数控制器a连接，第二输入端与过零检测器的第二输出端连接。在本实施例中，所述第一可变相位累加器2-1的位数为24，第一内部累加器的位数为19，第一可变相位累加器2-1的可控计数器a的位数为5；寄存器a的输出信号l1[24:6]作为第一可变相位累加器2-1输出信号l1[24:1]的高19位，计数器a的输出信号l1[5:1]作为第一可变相位累加器2-1输出信号l1[24:1]的低5位，可控计数器a的计数方式由寄存器a的输出信号l1[24:6]的第6位l1[6]控制，具体控制方式为：当l1[6]为0时，计数器a保持初值不变，当l1[6]为1时，计数器a进行一次从00000到11111的循环计数。所述计数器a的输出信号l1[5:1]与寄存器a的输出信号l1[24:6]分别作为第一可变相位累加器输出信号l1[24:1]的低位信号l1[5:1]和高位信号l1[24:6]，所述第一可变相位累加器2-1中分频器a分频系数n1与可控计数器a位数m1-n1之间的关系为。所述全加器2-2具有两个输入端和一个输出端，第一输入端与第一可变相位累加器的输出端连接，第二输入端与数字鉴相器模块连接，输出端作为数字环路滤波器模块2的输出信号即控制码g。所述数控振荡器模块4包括第二可变相位累加器，所述第二可变相位累加器包括分频器b、第二内部累加器和可控计数器b，第二内部累加器由第二全加器与寄存器b构成，可控计数器b由计数控制器b和计数器b构成。所述第二全加器具有三个输入端和一个输出端，第二全加器的第一输入端与寄存器b连接，第二输入端与缓冲寄存器的输出端g连接，第三输入端与外部输入的锁相频率控制字j连接，输出端与寄存器b连接；所述寄存器b具有两个输入端和一个输出端，寄存器b的第一输入端与第二全加器连接，第二输入端与分频器b的输出端连接，所述分频器b的输入端与系统时钟信号clk连接，所述分频器b的分频系数n2可调；所述寄存器b的输出端分别与第二全加器、计数控制器b连接；所述计数控制器b的输入端与寄存器b连接，输出端与计数器b连接；所述计数器b具有两个输入端和一个输出端，计数器b的第一输入端与计数控制器b连接，第二输入端与系统时钟信号clk连接。所述第二可变相位累加器的位数为28，第二内部累加器的位数为23，第二可变相位累加器的可控计数器b的位数为5；其中，寄存器b的输出信号l2[28:6]作为第二可变相位累加器输出信号l2[28:1]的高23位，计数器b的输出信号l2[5:1]作为第二可变相位累加器输出信号l2[28:1]的低5位，可控计数器b的计数方式由寄存器b的输出信号l2[28:6]的第6位l2[6]控制，具体控制方式为：当l2[6]为0时，计数器b保持初值不变，当l2[6]为1时，计数器b进行一次从00000到11111的循环计数。所述计数器b的输出信号l2[5:1]与寄存器b的输出信号l2[28:6]分别作为第二可变相位累加器输出信号l2[28:1]的低位信号l2[5:1]和高位信号l2[28:6]，所述第二可变相位累加器中分频器b分频系数n2与可控计数器b位数m2-n2之间的关系为。所述数字鉴相器模块1输出端的相位误差信号q1分别与第一可变相位累加器2-1的输入端和全加器2-2的输入端连接，所述数字环路滤波器模块2输出的控制码g与缓冲寄存器3的输入端连接，缓冲寄存器3将控制码g一并与外部输入的锁相频率控制字j共同输入至数控振荡器模块4的输入端，数控振荡器模块4的输出信号fout为锁相环输出信号，并将其反馈到第一寄存器1-1作为数字鉴相器模块1的其中一个输入信号。本实用新型根据可变相位累加器电路结构的全数字锁相环的系统结构框图，采用自顶而下的设计方法，基于电子设计自动化技术，采用vhdl语言对各模块进行编辑，完成可变相位累加器电路结构的全数字锁相环顶层电路设计。在可变相位累加器电路结构的全数字锁相环顶层电路中，系统时钟信号clk分别与过零检测器1-1和数控振荡器模块4的输入端clk相接。过零检测器1-1的第一输出端clk1分别与第一寄存器1-2和缓冲寄存器3的输入端clk相接；过零检测器1-1的第二输出端clk2与第一可变相位累加器2-1的输入端clk相接。系统输入信号fin的输出端与数字鉴相器模块1的输入端fin相接。数字鉴相器模块1输出信号q1[12:1]分别与第一可变相位累加器2-1的第二输入端h[24:6]和全加器2-2的第二输入端y[24:1]相接。第一可变相位累加器2-1的输出信号k[24:1]与全加器2-2的第一输入端x[24:1]相接。全加器2-2的输出信号s[24:11]与缓冲寄存器3的输入端t[14:1]相接。缓冲寄存器3输出的控制码g[14:6]与外部输入的锁相频率控制字j[14:1]共同输入至数控振荡器模块4的输入端，分别作为数控振荡器模块4输入信号b的低位信号b[14:6]和高位信号b[28:15]。数控振荡器模块4的输出信号m[28:1]为系统的输出端fout信号，同时输出信号m[23:12]反馈到第一寄存器1-1的输入端作为数字鉴相器模块1的输入信号d[12:1]。本实用新型提供的可变相位累加器电路结构的全数字锁相环使用时，其具体锁相过程如下：数字鉴相器模块1通过过零检测器1-1检测fin信号输入的上升沿到来时，第一寄存器1-2锁存来自数控振荡器模块4的输出并行码，该并行码即为反映输入信号fin与输出信号fout在该时刻的瞬时相位误差信号q1；数字环路滤波器模块2接收相位误差信号q1，经处理之后产生控制数控振荡器模块4频率和相位的控制码g；缓冲寄存器3接收数字环路滤波器模块2输出的控制码g，使该控制码g在同一瞬间并行送入数控振荡器模块4；数控振荡器模块4接收缓冲寄存器3送入的并行的控制码g和外部输入的锁相频率控制字j，以调节数控振荡器模块4输出信号的频率，并在下一个输入信号周期的上升沿将反映该时刻瞬时相位误差的信号fout再次送入数字鉴相器模块1，经过系统的动态调节，逐渐减小相位误差，并最终实现锁相环的锁定。对实施例一的基于可变相位累加器电路结构的全数字锁相环电路进行仿真，其仿真结果如图5-图6所示，其中图5为clk=500mhz、fin=0.06mhz、外部输入的锁相频率控制字j=0002h时的波形仿真图，图6为clk=500mhz、fin=3.92mhz、外部输入的锁相频率控制字j=0080h时的波形仿真图。如图5所示其中ui为该全数字锁相环电路的输入信号fin，m24至m28为该全数字锁相环电路的输出信号m[28:24]。从系统仿真图中可见，当全数字锁相环电路锁定时，从m26端口输出的信号与输入信号同相，从m25和m24端口输出的信号分别为输入信号的2倍频和4倍频信号，从m27和m28端口输出的信号分别为输入信号的2分频和4分频信号。如图6所示，当全数字锁相环电路锁定时，在系统m24至m28不同的输出端，可分别得到与输入信号ui同相、倍频或分频信号。设系统时钟信号clk频率为500mhz，输入信号fin的频率在0.06mhz～3.92mhz范围内取值，分别对传统全锁相环和基于可变相位累加器电路结构的全数字锁相环进行系统仿真实验，并对这两种类型电路的系统功耗、锁相范围和所占用fpga芯片逻辑资源等情况进行了对比分析，其分析结果如下表1所示。表1两种类型全数字锁相环的对比分析结果功耗/(μw)占用逻辑资源数量锁相频率范围(mhz)传统adpll118142078/2329600.25～0.98新型adpll114328072/2329600.06～3.92由上表分析可知，与传统全数字锁相环相比较，基于可变相位累加器电路结构的全数字锁相环其功耗降低了38140μw，所占用fpga芯片的逻辑资源略有减少，锁相范围扩大了10倍。同时，由于该锁相环内部的信号是并行传输，故可大大提高系统的锁相速度。而且，在该锁相环电路不同的输出端可分别得到与输入信号同相、倍频或分频的信号。当前第1页1 2 3