一种CMOS专用集成电路中的延时单元及延时电路的制作方法

本实用新型涉及cmos专用集成电路技术领域，尤其涉及一种cmos专用集成电路中的延时单元及延时电路。

背景技术：

在cmos专用集成电路(asic)中，常常需要一个延时电路来处理数据，该延时电路目前采用主从d触发器组成的延时单元级联构成，目前的结构，其占用芯片面积大，功耗高；同时由于需要两相非交叠时钟，其时钟发生电路也比较复杂，限制了工作频率的提高，且不能及时对发生电路进行过流保护，影响电路正常运行。

技术实现要素：

本实用新型的目的是为了解决现有技术中存在延时电路采用主从d触发器组成的延时单元级联构成，其占用芯片面积大，功耗高，同时由于需要两相非交叠时钟，其时钟发生电路也比较复杂，限制了工作频率提高的缺点，而提出的一种cmos专用集成电路中的延时单元及延时电路。

为了实现上述目的，本实用新型采用了如下技术方案：

一种cmos专用集成电路中的延时单元，包括mos管q1，所述mos管q1的一端连接有输入信号a和mos管q2的一端，mos管q1的另一端连接有电源，mos管q2的另一端连接有mos管q3、mos管q4和mos管q6的一端，mos管q3的其中一端接地，mos管q3的另一端连接有时钟信号，mos管q4和mos管q6的另一端连接有同一个mos管q5，所述mos管q4的一端连接有电源，mos管q5的一端连接有时钟信号，mos管q6的一端接地，mos管q5的一端连接有mos管q7、和mos管q9的一端，mos管q7的另一端连接有电源，mos管q9的另一端接地，mos管q7和mos管q9之间连接同一个mos管q8，mos管q8的一端连接有时钟信号，mos管q8的一端连接有mos管q10和mos管q11的一端，mos管q10的另一端连接有电源，mos管q11的另一端连接有输出信号y和mos管q12的一端，mos管q12的其中一端接地，mos管q12的另一端连接有时钟信号。

优选的，所述mos管q1、mos管q4、mos管q5、mos管q7、mos管q8和mos管q10均为p型mos管。

优选的，所述mos管q2、mos管q3、mos管q9、mos管q11和mos管q12均为n型mos管。

本实用新型还提出了一种cmos专用集成电路中的延时电路，包括多个延时单元，多个延时单元上的时钟信号相连接，多个延时单元上均连接有电源，多个延时单元均接地。

优选的，多个延时单元的其中两个延时单元之间连接有同一个电阻r2的一端，电阻r2的另一端连接有三极管z和二极管g的一端，三极管z的一端连接在电源上，二极管g的另一端连接有电阻r1，电阻r1的一端连接在三极管z上，电阻r1的另一端连接在电源上。

本实用新型中，所述一种cmos专用集成电路中的延时单元及延时电路通过给延时单元的ck端输入时钟信号，其周期为t1，延时单元输入信号a会经过d1的时间，在延时单元的y端输出，将延时单元n个级联，组成延时电路，所有延时单元的时钟信号直接相连，vdd和gnd连接各自的电源和地线，延时单元dl1的y端连接延时单元的a端，dl2的y端连接dl3的a端，以此类推，延时单元dln1的y连接延时单元dln2的a端，给延时电路的clk端输入时钟信号，其周期为t2，延时电路in端的输入信号会经过d2的时间，在延时电路的out端输出，三极管z是控制管，电阻r1为取样电阻，也是保护电流设定电阻，稳压管恒定了取样电阻与控制管的ube，当输出电流小于定额时，三极管z正常导通，从集电极输出电流，当输出电流接近定额时，电阻r1的压降增大，使得ube减小，从而限制了输出电流，最后恒定在定额内，电阻r2为稳压管提供工作电流；

本实用新型的延时单元结构简单，芯片面积占用较小，集成度高，该电路对时钟信号要求低，对整体asic的时钟电路设计要求也大大降低，同时可以提高延时电路的工作频率，且可以稳定工作电流，对电路进行有效保护。

附图说明

图1为本实用新型提出的一种cmos专用集成电路中的延时单元的电路图；

图2为本实用新型提出的一种cmos专用集成电路中的延时单元时序图；

图3为本实用新型提出的一种cmos专用集成电路中的延时电路的电路图；

图4为本实用新型提出的一种cmos专用集成电路中的延时电路的时序图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。

参照图1-4，一种cmos专用集成电路中的延时单元，包括mos管q1，mos管q1的一端连接有输入信号a和mos管q2的一端，mos管q1的另一端连接有电源，mos管q2的另一端连接有mos管q3、mos管q4和mos管q6的一端，mos管q3的其中一端接地，mos管q3的另一端连接有时钟信号，mos管q4和mos管q6的另一端连接有同一个mos管q5，mos管q4的一端连接有电源，mos管q5的一端连接有时钟信号，mos管q6的一端接地，mos管q5的一端连接有mos管q7、和mos管q9的一端，mos管q7的另一端连接有电源，mos管q9的另一端接地，mos管q7和mos管q9之间连接同一个mos管q8，mos管q8的一端连接有时钟信号，mos管q8的一端连接有mos管q10和mos管q11的一端，mos管q10的另一端连接有电源，mos管q11的另一端连接有输出信号y和mos管q12的一端，mos管q12的其中一端接地，mos管q12的另一端连接有时钟信号。

本实用新型中，mos管q1、mos管q4、mos管q5、mos管q7、mos管q8和mos管q10均为p型mos管。

本实用新型中，mos管q2、mos管q3、mos管q9、mos管q11和mos管q12均为n型mos管。

一种cmos专用集成电路中的延时电路，包括多个延时单元，多个延时单元上的时钟信号相连接，多个延时单元上均连接有电源，多个延时单元均接地。

本实用新型中，多个延时单元的其中两个延时单元之间连接有同一个电阻r2的一端，电阻r2的另一端连接有三极管z和二极管g的一端，三极管z的一端连接在电源上，二极管g的另一端连接有电阻r1，电阻r1的一端连接在三极管z上，电阻r1的另一端连接在电源上。

本实用新型中，通过给延时单元的ck端输入时钟信号，其周期为t1，延时单元输入信号a会经过d1的时间，在延时单元的y端输出，延时时间0≤d1≤t1，将延时单元n个级联，组成延时电路，所有延时单元的时钟信号直接相连，vdd和gnd连接各自的电源和地线，延时单元dl1的y端连接延时单元的a端，dl2的y端连接dl3的a端，以此类推，延时单元dln1的y连接延时单元dln2的a端，给延时电路的clk端输入时钟信号，其周期为t2，延时电路in端的输入信号会经过d2的时间，在延时电路的out端输出，延时时间[0+(n-1)*t2]≤d2≤n*t2，三极管z是控制管，电阻r1为取样电阻，也是保护电流设定电阻，稳压管恒定了取样电阻与控制管的ube，当输出电流小于定额时，三极管z正常导通，从集电极输出电流，当输出电流接近定额时，电阻r1的压降增大，使得ube减小，从而限制了输出电流，最后恒定在定额内，电阻r2为稳压管提供工作电流；该结构简单，芯片面积占用较小，集成度高，该电路对时钟信号要求低，对整体asic的时钟电路设计要求也大大降低，同时可以提高延时电路的工作频率，且可以稳定工作电流，对电路进行有效保护。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。